KR19990069748A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 폴리 실리콘의 식각 공정에서 표면에 생성되는 산화막에 의해 발생하는 표면 잔사 현상을 없애 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로,반도체 기판상에 게이트 산화막을 형성하고 게이트 산화막상에 도전성 박막들을 차례로 증착하여 이중층 구조의 게이트 형성용 물질층을 형성하는 공정과,상기 게이트 형성용 물질층상에 마스크 형성용 물질층을 형성하는 공정과,상기 마스크 형성용 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하고 그를 마스크로하여 노출된 마스크 형성용 물질층을 선택적으로 식각하는 공정과,상기 패터닝되진 마스크 형성용 물질층을 마스크로하여 노출된 게이트 형성용 물질층의 상부층을 식각하는 공정과,상부층 식각 공정에서 게이트 형성용 물질층의 하부층상에 선택적으로 생성된 자연 산화막을 불화성 가스를 사용한 스퍼터링 공정으로 제거하는 공정과,게이트 형성용 물질층의 하부층을 선택적으로 식각하여 게이트 전극의 패턴을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자에 관한 것으로, 특히 폴리 실리콘의 식각 공정에서 표면에 생성되는 산화막에 의해 발생하는 표면 잔사 현상을 없애 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도이다.

종래 기술의 반도체 소자의 제조 공정에서는 텅스텐 폴리사이드와 폴리 실리콘의 이중층을 사용한 배선 형성시에 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 산화막(2)으로 사용하기 위한 얇은 산화막을 형성한다.

이어, 상기 게이트 산화막(2)상에 폴리 실리콘,텅스텐 실리사이드 박막을 차례로 증착하여 게이트 형성용 물질층(3)을 형성하고 상기 게이트 형성용 물질층(3)상에 게이트 패터닝시에 마스크로 사용될 절연막(산화막 또는 질화막 등의)(4)을 증착한다.

상기 절연막(4)상에 포토레지스트(5)을 도포하고 선택적으로 패터닝한다.

이어, 도 1b에서와 같이, 상기 패터닝되어진 포토레지스트를 마스크로하여 노출된 절연막(4)을 선택적으로 식각한다.

그리고 도 1c에서와 같이, 상기 패터닝되어진 절연막(4)을 마스크로하여 노출된 게이트 형성용 물질층(3)의 상부층 즉, 텅스텐 실리사이드층을 식각한다. 이때, 게이트 형성용 물질층(3)의 하부층 즉, 폴리 실리콘층상에는 산화막(6)이 형성된다.

이어, 도 1d와 도 1e에서와 같이, 게이트 형성용 물질층(3)의 하부층 즉, 폴리 실리콘층을 식각하여 게이트 전극의 패턴을 형성한다.

이와 같은 텅스텐 실리 사이드와 폴리 실리콘을 식각하기 위해서는 Cl₂/HBr,Cl₂/He-O₂,Cl₂/HBr/He-O₂.SF₆등의 반응 가스를 사용한다.

이때, 식각이 잘되지 않는 텅스텐 폴리사이드 박막의 식각 시간을 줄이기 위하여 저선택비의 반응 가스 및 공정 조건으로 1차 식각하고 다시 최하부의 얇은 산화막의 식각을 방지하기 위한 고선택비의 반응 가스 및 공정 조건으로 2차 식각을 순차적으로 한다.

식각 공정중에 저선택비의 공정 조건에서 고선택비의 공정 조건으로 변경될 때 식각 챔버에 잔류하는 산소 가스에 의해 폴리 실리콘의 표면에 선택적으로 산화막(6)이 생성된다.

이 산화막(6)은 이후의 고선택비의 공정 조건에서 마스크 역할을 하여 폴리 실리콘의 잔사를 형성하게 됩니다.

이와 같이 형성된 폴리 실리콘 잔사는 배선간의 단락을 발생시키거나 후속되는 콘택 공정에서 단선을 유발하는 등의 불량 요인이된다.

그러므로 이러한 폴리 실리콘 잔사에 의한 소자 불량을 막기위해서는 매우 높은 선택비의 공정 조건을 적용하지 못하고 이것이 원인이되어 최하부의 산화막 손실이나 실리콘의 손상을 가져오게된다.

만약, 최하부의 게이트 산화막의 두께가 100Å이상일 경우에는 산화막이 일부 손실되더라도 소자에 미치는 영향이 작으나 게이트 산화막의 두께가 60Å 이하의 두께로 얇아질 경우에는 산화막의 손실이 큰 문제를 야기시킨다.

이와 같은 게이트 산화막의 손실에 따른 문제를 해결하기 위하여 식각 공정중이나 식각이 완료된후에 CF₄가스를 사용하는 식각 공정을 추가하여 선택적으로 남겨진 산화막(6)을 제거하기도 하지만, 이경우에는 마스크로 사용되는 물질층도 함께 식각되어 후속 공정에 영향을 주게된다.

이와 같은 종래 기술의 텅스텐 폴리사이드층의 식각 공정은 다음과 같은 문제점이 있다.

첫째, 폴리 실리콘의 잔사를 막기위하여 낮은 식각 선택비의 조건으로 식각 공정을 진행할 경우 게이트 산화막의 두께가 얇은 경우(60Å이하) 산화막 및 실리콘층의 손상을 막지 못하는 문제점이 있다.

둘째, 게이트 산화막의 두께가 일정 두께(60Å이하) 이하인 경우 게이트 산화막 및 실리콘의 손상을 줄이기 위하여 높은 식각 선택비의 조건으로 식각 공정을 진행 할 경우 선택적으로 폴리 실리콘 잔사를 남기게 된다.

셋째, 선택적으로 폴리 실리콘 잔사가 남았을 경우 CF₄가스를 사용하여 선택적으로 형성된 산화막을 제거하는데 이때,마스크로 사용된 물질층의 손실이 발생하는 문제점이 있다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 문제점을 해결하기 위하여 안출한 것으로, 폴리 실리콘의 식각 공정에서 표면에 생성되는 산화막에 의해 발생하는 표면 잔사 현상을 없애 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도

도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 공정 단면도

도면의 주요부분에 대한 부호의 설명

21. 반도체 기판 22. 게이트 산화막

23. 게이트 형성용 물질층 24. 마스크 형성용 물질층

25. 포토레지스트 26. 자연 산화막

폴리 실리콘의 식각 공정에서 표면에 생성되는 산화막에 의해 발생하는 표면 잔사 현상을 없애 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트 산화막을 형성하고 게이트 산화막상에 도전성 박막들을 차례로 증착하여 이중층 구조의 게이트 형성용 물질층을 형성하는 공정과,상기 게이트 형성용 물질층상에 마스크 형성용 물질층을 형성하는 공정과,상기 마스크 형성용 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하고 그를 마스크로하여 노출된 마스크 형성용 물질층을 선택적으로 식각하는 공정과,상기 패터닝되진 마스크 형성용 물질층을 마스크로하여 노출된 게이트 형성용 물질층의 상부층을 식각하는 공정과,상부층 식각 공정에서 게이트 형성용 물질층의 하부층상에 선택적으로 생성된 자연 산화막을 불화성 가스를 사용한 스퍼터링 공정으로 제거하는 공정과,게이트 형성용 물질층의 하부층을 선택적으로 식각하여 게이트 전극의 패턴을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.

도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 공정 단면도이다.

본 발명의 반도체 소자의 제조 공정은 게이트를 형성하기 위한 식각 공정중에 선택적으로 발생하는 산화막을 Ar 스퍼터링 공정으로 제거하는 것으로 공정 순서는 다음과 같다.

먼저, 도 2a에서와 같이, 반도체 기판(25)상에 게이트 산화막(22)으로 사용하기 위한 얇은 산화막을 형성한다.

이어, 상기 게이트 산화막(22)상에 폴리 실리콘,텅스텐 실리사이드 박막을 차례로 증착하여 게이트 형성용 물질층(23)을 형성하고 상기 게이트 형성용 물질층(23)상에 게이트 패터닝시에 마스크로 사용될 절연막(산화막 또는 질화막 등의)을 증착하여 마스크 형성용 물질층(24)을 형성한다.

상기 마스크 형성용 물질층(24)상에 포토레지스트(25)를 도포하고 선택적으로 패터닝한다.

이어, 도 2b에서와 같이, 상기 패터닝되어진 포토레지스트(25)를 마스크로하여 노출된 마스크 형성용 물질층(24)을 선택적으로 식각한다.

그리고 도 2c에서와 같이, 상기 패터닝되진 마스크 형성용 물질층(24)을 마스크로하여 노출된 게이트 형성용 물질층(23)의 상부층 즉, 텅스텐 실리사이드층을 식각한다. 이때, 게이트 형성용 물질층(23)의 하부층 즉, 폴리 실리콘층상에는 선택적으로 자연 산화막(26)이 생성된다.

이어, 도 2d에서와 같이, 게이트 형성용 물질층(23)의 하부층 즉, 폴리 실리콘층상에 선택적으로 생성된 자연 산화막(26)을 Ar 스퍼터링으로 식각하여 제거한다.

이때, Ar 스퍼터링에 의한 식각 공정은 소오스 파워를 500 ~ 3000W,바이어스 파워를 0 ~ 200W로 하고 Ar 가스의 유입량을 50 ~ 200sccm, 챔버내의 압력을 3 ~ 20mT로한 고밀도 플라즈마를 이용하여 진행한다.

이어, 도 2e에서와 같이, 게이트 형성용 물질층(23)의 하부층 즉, 폴리 실리콘층을 선택적으로 식각하여 게이트 전극의 패턴을 형성한다. 이때, 식각 공정은 게이트 산화막(22)과 폴리 실리콘이 높은 식각 선택비를 갖는 조건으로 공정을 진행한다.

상기 Ar 스퍼터링 공정에서 소오스 가스를 Ar 가스만을 사용하는 것이 아니라 Ar 가스에 CHF₃또는 CF₄등의 플로오르계의 가스를 혼합하여 스퍼터링과 식각 공정을 동시에 진행하는 것도 가능하다.

이와 같은 Ar 스퍼터링은 건식 식각시에 사용되는 플라즈마에 Ar 가스를 주입하게되면 Ar 플라즈마가 발생하고 이때, 웨이퍼가 놓인 전극에 발생되는 바이어스 전압에 의하여 Ar 이온이 가속되어 웨이퍼의 표면을 스퍼터링한다.

플라즈마 식각 공정에서 생성되는 자연 산화막(26)은 마스크 형성용 물질층(24)으로 사용되는 증착 산화막에 비해 결합력이 약하기 때문에 Ar 가스의 유량과 공정 조건을 조정하여 Ar 이온의 스퍼터링 속도와 에너지를 충분히 낮출 경우 마스크 형성용 물질층(24)의 식각은 일어나지 않고 자연 산화막(26)만 선택적으로 식각할 수 있다.

또한, 건식 식각 장치에서 발생하는 플라즈마 이온에 의한 스퍼터링 역시 전용 스퍼터와는 다른 구조적 제한이 있기 때문에 결합력이 약한 자연 산화막(26)만을 선택적으로 식각하는데 유리하다.

그리고 Ar 가스는 다른 식각 가스와는 달리 불활성 가스이기 때문에 플라즈마에 의한 들뜸 상태가 되더라도 다른 박막들과 화학적으로 반응을 하지 못하기 때문에 화학 반응에 의한 식각을 우려하지 않아도 된다.

Ar 가스를 이용하여 자연 산화막(26)을 제거한후 연속적으로 고선택비 가스와 공정 조건으로 폴리 실리콘층을 식각하므로 게이트 산화막의 손상,폴리 실리콘 표면의 손상을 방지할 수 있다.

따라서, 텅스텐 실리사이드와 폴리 실리콘의 이중층을 사용하는 배선 공정을 게이트 산화막의 두께가 60Å 이하인 경우에도 적용할 수 있다.

이와 같은 본 발명의 반도체 소자의 제조 공정은 다음과 같은 효과가 있다.

첫째, 폴리 실리콘 표면에 선택적으로 생성된 자연 산화막을 마스크 형성용 물질의 손실을 최소로 줄이면서 제거할 수 있다.

이는 자연 산화막에 의해 발생하는 폴리 실리콘의 잔사 현상을 없애 소자의 특성 저하를 효율적으로 막는 효과가 있다.

둘째, 게이트 형성용 물질층의 하부층 즉, 폴리 실리콘 식각시에 게이트 산화막에 대하여 높은 식각 선택비를 갖는 가스와 공정 조건을 사용할 수 있어 게이트 산화막의 손상,폴리 실리콘의 손상을 방지하는 효과가 있다.

셋째, 게이트 전극 패터닝시에 게이트 산화막의 손상을 막을 수 있으므로 게이트 산화막의 두께가 60Å이하인 경우에도 적용할 수 있는 효과가 있다.

Claims (4)

1. 반도체 기판상에 게이트 산화막을 형성하고 게이트 산화막상에 도전성 박막들을 차례로 증착하여 이중층 구조의 게이트 형성용 물질층을 형성하는 공정과,

   상기 게이트 형성용 물질층상에 마스크 형성용 물질층을 형성하는 공정과,

   상기 마스크 형성용 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하고 그를 마스크로하여 노출된 마스크 형성용 물질층을 선택적으로 식각하는 공정과,

   상기 패터닝되진 마스크 형성용 물질층을 마스크로하여 노출된 게이트 형성용 물질층의 상부층을 식각하는 공정과,

   상부층 식각 공정에서 게이트 형성용 물질층의 하부층상에 선택적으로 생성된 자연 산화막을 불화성 가스를 사용한 스퍼터링 공정으로 제거하는 공정과,

   게이트 형성용 물질층의 하부층을 선택적으로 식각하여 게이트 전극의 패턴을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 스퍼터링 공정은 소오스 가스를 Ar을 사용하고, 소오스 파워를 500 ~ 3000W, 바이어스 파워를 0 ~ 200W로 하고 소오스 가스의 유입량을 50 ~ 200sccm, 챔버내의 압력을 3 ~ 20mT로한 고밀도 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 2 항에 있어서, 자연 산화막을 제거하기 위한 Ar 스퍼터링 공정시에 소오스 가스를 Ar 가스에 CHF₃또는 CF₄등의 플로오르계의 가스를 혼합하여 사용하여스퍼터링과 게이트 형성용 물질층의 하부층의 식각 공정을 동시에 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서, 게이트 형성용 물질층을 하부층으로 폴리 실리콘을 사용하고 상부층으로 텅스텐 실리사이드층을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.