JP3569258B2 - 磁気抵抗記憶素子 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果を利用した磁気抵抗記憶素子に関し、特に、高速パルス伝送に適した磁気抵抗記憶素子に関するものである。
【０００２】
【従来の技術】
磁気抵抗素子（ＭＲ素子）を用いた固体記憶デバイスとして、磁気ランダムアクセスメモリー（ＭＲＡＭ）が研究されている。ＭＲＡＭは、ＭＲ素子への記録磁界を発生させるためのワード線と、読み出し用のセンス線とを含む導電配線を備えている。従来、ＭＲＡＭには磁気抵抗変化率（ＭＲ変化率）が２％程度の異方性ＭＲ効果（ＡＭＲ）を示すＮｉＦｅ膜等が使用されていたが、出力の向上が課題であった。非磁性膜を介して交換結合した磁性膜からなる人工格子膜が巨大磁気抵抗効果（ＧＭＲ）を示すことが発見されてからは、ＧＭＲ膜を用いたＭＲＡＭが提案されている。しかし、反強磁性交換結合した磁性膜からなるＧＭＲ膜は、大きなＭＲ変化率を示すものの、ＡＭＲ膜に比べて大きな印加磁界を必要とするため、大きな情報記録電流及び読み出し電流を必要とする。交換結合型ＧＭＲ膜に対して、非結合型ＧＭＲ膜としてはスピンバルブ膜があり、反強磁性膜を用いた構成や（半）硬質磁性膜を用いた構成が提案されている。スピンバルブ膜からは、ＡＭＲ膜と同様の低磁界で、ＡＭＲ膜よりも大きなＭＲ変化率が得られる。さらに、非磁性層がＣｕ等の導体膜であるＧＭＲ膜に対し、非磁性層にＡｌ_２Ｏ_３等の絶縁膜を用いたトンネル型ＧＭＲ（ＴＭＲ）膜を用いたＭＲＡＭも提案されている。これら磁気抵抗効果を利用したＲＡＭは、原理上不揮発メモリを構成でき、高速化・高集積化に有利であるため、次世代メモリとして有望視されている。
【０００３】
現在主に利用されている不揮発メモリは、フラッシュメモリであるが、この書き込み動作にはＭＯＳトランジスタを高速の電圧パルスで駆動する、いわゆる電圧駆動が用いられている。研究開発レベルにある強誘電体メモリにも電圧駆動が適用される。
【０００４】
【発明が解決しようとする課題】
これに対し、ＭＲＡＭは、電流駆動のデバイスである。ＭＲ素子に情報を記録するためには、その素子周辺に配置された導電線（ワード線）にパルス電流を印加し、パルス磁界を発生させる必要がある。このため、ＭＲＡＭでは、パルス波形が乱れると動作が不安定になる。したがって、ワード線のインピーダンス不整合は、ＭＲＡＭの高速動作を困難とする。
【０００５】
さらに、ＭＲＡＭでは、集積度の向上に伴って、磁気クロストークが生じやすくなる。磁気クロストークとは、隣接するワード線上を伝送するパルス電流がＭＲ素子に及ぼす磁界雑音である。この雑音は、記録された情報を消失させることがあるため、集積度向上の障害となる。
【０００６】
【課題を解決するための手段】
従来のように、１つのＭＲ素子への情報の書き込みに、単線路のワード線を用いていたのでは、この線路のインピーダンスの整合に限界があり、磁気クロストークも十分に抑制できない。そこで、本発明では、１つの素子に対するワード線に、同一方向に伸長する複線路を含めることとした。即ち、本発明の磁気抵抗記憶素子は、磁気抵抗素子と、この磁気抵抗素子に磁界を印加するための配線とを含み、この配線が、同一方向に伸長する２以上の導電線を含み、前記２以上の導電線が、磁界を印加するための電流を入力する信号線と、所定の電位に保持された受動線とを含むことを特徴とする。
【０００７】
本発明によれば、パルス伝送用線路のインピーダンス整合が容易となるため、遅延係数が小さくなり、パルス波形の歪みも抑制できる。したがって、ＭＲＡＭにおける高速応答が可能となる。また、本発明によれば、隣接するワード線間の結合を相対的に弱めることができる。したがって、ＭＲＡＭにおける磁気クロストークの低減も容易となる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
図１では、磁気抵抗素子（ＭＲ素子）１０への情報の書き込みのために２本の導電線からなるワード線１１，１２が配置されている。センス線２０は、その伸長方向がワード線の伸長方向と９０度の角を為すように配置されている。ワード線１１，１２は、図示を省略する絶縁膜を介して互いに対向するように離間して配置された２層の導電膜から構成されている。なお、以下の図面においても、簡略化のため、絶縁膜等の公知部材は適宜省略する。
【００１０】
従来のワード線は、単線路であるため、その部位ごとに近接した他の導電線等との結合が支配的となる。このため、インピーダンス整合を図ることが困難であった。しかし、並進する２以上の導電線を用いると、ワード線の特性インピーダンスを制御しやすくなる。
【００１１】
導電線１１，１２は、情報の書き込みのためのパルス磁界を素子に印加する部分において互いに同一方向に伸長していればよく、その余の領域における配置は制限されない。導電線１１，１２は、所定の特性インピーダンスを得るために、上記部分において、互いの間隔が所定の範囲内に保持されていることが好ましい。
【００１２】
複線路を用いると、従来の単線路では実現できなかった程度の低い特性インピーダンスを実現できる。２以上の導電線により構成される複線路の特性インピーダンスは、特に限定されないが、５ｋΩ以下、特に１Ω〜１ｋΩ程度が好適である。この程度の特性インピーダンスを実現するために、複線路を構成する２以上の導電線の間隔は、例えば０．０５〜１０μｍの範囲内に保持されていることが好ましい。
【００１３】
ＭＲ素子１０の磁性膜に形状異方性を付与するために、素子の面形状は、Ｌ_１≠Ｗ_１であることが好ましい。ただし、ＭＲ素子の形状は、図示した直方体に限らず、各種角柱、円柱、円錐台、角錐台等であってもよい。
【００１４】
図２（Ａ）〜図２（Ｃ）に、パルス磁界発生用伝送線路における、線路インピーダンスのパルスクロック数依存性の例を示す。ここでは、線路を構成する導電線の幅を０．２μｍとした。素子の集積化のためには、導電線の幅および厚さはそれぞれ１μｍ以下が好ましい。層間絶縁膜（Ｌａｙｅｒ−Ｉ， Ｌａｙｅｒ−ＩＩ， ＬａｙｅｒＩＩＩ）の材料としては、酸化アルミニウム（誘電比率：約８．５、誘電正接：約０．０１）を選択した。上下に配置したグランド面３０（上部グランド面は図示省略）と導電線との距離ｄ１，ｄ２は、ともに１００μｍとした。
【００１５】
単層の導電線３１を用いる場合（図２（Ａ），（Ｂ））、特性インピーダンスを５０Ωとするためには、導電線３１とグランド面３０との距離ｄ１を０．２μｍ程度にまで小さくする必要があった（図２（Ａ））。ＭＲＡＭでは、素子および配線の形成のために多層膜を必要とするため、距離ｄ１は大きくとらざるを得ない。しかし、これを考慮してｄ１を１００μｍとすると、大きく高インピーダンス側にずれてしまった（図２（Ｂ））。
【００１６】
複線の導電線３１，３２を用いると、導電線３２とグランド面３０との距離ｄ１を１００μｍ程度にまで広げても、両導電線間の距離ｄ３を０．２μｍ程度に保てば、特性インピーダンスＺを５０Ωに整合できた。図２（Ｃ）に示した配置では、パルス電流の周波数が約１０ＧＨｚに達しても、整合性がほぼ保持されることが確認された。
【００１７】
好ましいｄ３の値、即ち互いに対向するように配置した一対の導電線間の好ましい距離は、導電線の幅ｗにより相違する。この範囲は、一般には、式：ｗ／１０≦ｄ３≦５ｗ（ただし、ｗ≦１μｍ）により表現できる。
【００１８】
なお、層間絶縁体として、酸化アルミニウムに代えて酸化シリコンやフッ化マグネシウムを用いた場合にも、誘電比率や誘電正接が変化するため距離ｄ３の最適値は多少変化するが、２層の導電線がインピーダンス整合を容易にする点に変わりはなかった。
【００１９】
強磁性体の磁化反転動作は、数百ＭＨｚでの応答が確認されている。このような特性を活かした高速動作には、電流パルスを歪みや遅延なく伝送することが望ましい。複線路のワード線を用いると、ｎｓオーダー以下、例えば０．１ｎｓ以下のパルス伝送においても、波形の歪み等を抑制できる。
【００２０】
情報の書き込み時には、さらにセンス線２０に電流を流してもよい。素子１０に、ワード線１１，１２による磁界Ｈ_Ｗとセンス線２０による磁界Ｈ_Ｓとの合成磁界Ｈ_Ｒを用いると、書き込みのための磁界が小さくて済むためである。図３に示したように、磁界Ｈ_Ｗと磁界Ｈ_Ｓとが動作点において１：１となるように磁界を印加すると（換言すれば磁界Ｈ_Ｗに対する磁界Ｈ_Ｒの角度θを４５°とすると）、書き込み磁界を最小とすることができる。
【００２１】
複線路を構成する導電線は、図１に示した配置に限らず、例えばＭＲ素子を挟持するように配置してもよい。ＭＲ素子を挟持するように配置した一対の導電線を用いると、効率的に磁界Ｈ_Ｗを印加できる。図４に示したように、導電線１２，１３により素子１０を挟持する方向は、ＭＲＡＭを構成する多層膜の積層方向が好ましいが、図５に示すように、多層膜の膜面方向に沿って素子１０を挟持するように導電線１４，１５を配置してもよい。
【００２２】
ＭＲ素子１０と導電線１２，１３のみを表示すると、図４の配置は、図６に示したとおりとなる。素子を挟持するように配置された一対の導電線１２，１３は、奇モードで結合させることが好ましい。一方の導電線にパルス電流を印加したときに他方の導電線には逆位相のパルスが伝搬することになり、両導電線から同一方向のパルス磁界が素子に印加されるからである。
【００２３】
同一方向に伸長する導電線の数は３以上であってもよい。例えば、図７では、追加の導電線１６，１７が配置されている。この場合は、４本の導電線１２，１３，１６，１７全体で所望の特性インピーダンスが得られるように、各導電線を配置するとよい。
【００２４】
複線路を構成する２以上の導電線には、磁界を印加するための電流を入力する信号線（信号駆動線）と、所定の電位に保持された受動線（結合受動線）とが含まれている。受動線は、好ましくはグランド電位に落とされるが、所定の電位に保持されていればグランド電位でなくてもよい。信号線と受動線とは、信号線に入力されたパルス電流に呼応したパルス電流が受動線に発生するように、容量的に結合させておくとよい。
【００２５】
図８（Ｂ）〜（Ｆ）に、信号線３１および受動線３２の配置例を示す。簡略化のため、ＭＲ素子は図示を省略するが、これらの図では、１本の信号線３１に対して１つの素子が対応しており、この素子は信号線３１とこれに対向する受動線３２との間に配置される（したがって、各図において３個のＭＲ素子の図示が省略されている）。
【００２６】
図８（Ａ）に示すように、従来の単線の導電線３１は、グランド面３０よりも隣接する別の信号線と結合しやすい。この結合は誤動作の原因となる。これに対し、図８（Ｂ）〜（Ｆ）では、一つのＭＲ素子に対して２以上の導電線が同一方向に伸長しており、２以上の導電線には、信号線３１と、グランド面３０よりも信号線に近接して配置された少なくとも１本の受動線３２，３３とが含まれている。図示した形態は、高速のパルス伝送および磁気クロストークの抑制に特に効果がある配列である。
【００２７】
図８（Ｂ）〜（Ｆ）の各形態では、受動線３２は、図示を省略する素子を介して信号線３１と対向する位置に配置されている。これに対し、受動線３３は、素子から見て信号線３１と同一側に配置され、信号線３１，３１の間に介在している。この受動線３３の存在は、磁気クロストークのさらなる抑制に効果がある。即ち、第１ＭＲ素子および第２ＭＲ素子にそれぞれパルス磁界を印加するための電流を入力する第１信号線および第２信号線を備え、これら第１信号線および第２信号線が同一方向に伸長している場合には、所定の電位に保持された少なくとも１本の受動線を、第１信号線と第２信号線との間に配置するとよい。受動線３３の好ましい配置には、隣接する信号線３１，３１（第１信号線および第２信号線）と同一面内が含まれる。ここで、同一面内とは、より正確には、ＭＲＡＭを構成する多層膜の同一膜面上を指す。
【００２８】
上述したように、受動線３２は信号線３１と奇モードで結合していることが好ましい。これに対し、磁気クロストークをより効果的に抑制するためには、受動線３３を、隣接する信号線３１，３１の少なくとも一方（より好ましくは双方）と偶モードで結合させておくとよい。
【００２９】
受動線３３を第１受動線と見れば、受動線３２は第２受動線であり、この第２受動線は、好ましくは多層膜の積層方向に沿って、第１受動線に隣接する信号線３１，３１のいずれか一方とともにＭＲ素子を挟持するように配置される。
【００３０】
図８（Ｂ）の形態では、信号線３１と受動線３２とから、その間のＭＲ素子に効果的にパルス磁界を印加できる。図８（Ｃ）の形態では、素子の集積度向上の観点からは図８（Ｂ）の形態にやや劣るが、隣接する信号線３１の間に配置された受動線３３が磁気クロストークを効果的に抑制する。図８（Ｄ）〜（Ｆ）の各形態は、上記両形態の利点を併せ持つ。図８（Ｅ）では受動線３２の線幅を信号線３１よりも広げることにより、図８（Ｆ）では隣接する信号線の間に受動線３３を複数配置することにより、それぞれ磁界漏洩がさらに抑制されている。
【００３１】
信号線および受動線の配置は、上記に例示した形態に限られない。例えば図９（Ａ）〜（Ｃ）に示すように、信号線３１は必ずしも同一面内に形成する必要はない。これらの図に示すように、信号線３１を２以上の面内に配置し、それらの面内において信号線間に受動線３４，３５を配置すれば、集積度を高めつつ磁気クロストークを抑制することができる。
【００３２】
例えば図９（Ｂ）では、受動線３４ａは、対向する信号線３１ａと挟持するＭＲ素子（図示省略）にパルス磁界を印加する役割と、隣接する信号線３１ｂ，３１ｃからの漏洩磁界を抑制する役割を同時に担うことができる。このように、受動線は、信号線とともにＭＲ素子を挟持し、かつ隣接する別の信号線と同一面内となるように配置してもよい。ここでも、受動線３４ａは、信号線３１ａとは奇モードで、面内の信号線３１ｂ，ｃとは偶モードで結合させることが好ましい。
【００３３】
奇モードまたは偶モードの結合は、導電線間の距離および終端抵抗値の調整により、実現できる。入力ドライバの駆動能力を大きくとる場合にはインピーダンスの不整合が生じやすいが、この不整合は、終端抵抗の付加により除去するとよい。図１０に示すように、終端抵抗は、ドライバ４０と並列に配置した抵抗４１、およびドライバ４０とワード線４５との間に直列に介在させた抵抗４２とを有するラッチ型とすることが好ましい。ここで、終端抵抗は、両抵抗４１，４２の和で表すことができる。終端抵抗値の値は、適宜調整すればよいが、一般には、特性インピーダンスＺおよびドライバ抵抗Ｒとを用いて、概ねＺ^２／Ｒとなるように（例えば、この値から±１０％の範囲内となるように）、調整することが好ましい。
【００３４】
図１１に示したように、ＭＲＡＭでは、複数の磁気抵抗素子が、例えばマトリックス状に配置される。このＭＲＡＭでは、素子５０が構成する列に沿ってセンス線５４が伸長し、この列と直交する行方向に沿ってワード線５１およびビット線５３が伸長している。所定の数の列および行をなすように配置された素子への情報の記録および読み出しは、素子群の周囲に配置されたデコード機能部５５，５６およびデータ交換部５７，５８を用いて行われる。
【００３５】
図１２に示したように、ワード線５１は、実際には同一方向に伸長するインピーダンス整合された複線路である。ワード線５１は、好ましくは互いに奇モードで結合しており、ワード線間に配置された素子５０に、センス線５４とともに合成磁界を印加する。
【００３６】
このように、本発明は、所定の面内においてマトリックス状に配置された複数のＭＲ素子と、複数のＭＲ素子に磁界を印加するための配線とを含み、複数のＭＲ素子が複数の素子列を構成し、上記配線が、上記複数の素子列ごとに、素子列に沿って伸長する２以上の導電線を含み、上記２以上の導電線が、磁界を印加するための電流を入力する信号線と、所定の電位に保持された受動線とを含む磁気抵抗記憶素子をも包含する。２以上の導電線には、上記所定の面を挟持するように配置された一対の導電線５１が含まれていることが好ましい。２以上の導電線は、図１２に示したように、素子５０から離間して配置した複数の導電線のみにより構成してもよい。
【００３７】
ＭＲ素子をＭＯＳトランジスタと組み合わせて用いる場合の具体的な構成を、以下に例示する。図１３に示したＭＲ素子５０は、ゲート部６１、ソース領域６２、ドレイン領域６３を備えたＭＯＳトランジスタ６０と接続され、記憶セルを構成している。ＭＯＳトランジスタは、互いに熱酸化膜６４により分離されている。図１４に、図１３の素子群の等価回路を示す。素子の静電破壊の防止には、図１６の回路を構成することが好ましい。この回路では、ＭＯＳトランジスタ６０を介してＭＲ素子５０をセンス線５４と接続している。この回路を実現するためには、例えば図１５のようにＭＲＡＭを構成するとよい。
【００３８】
より効率的にＭＲ素子に磁界を印加するために、導電線の周囲に強磁性体を配置してもよい。非磁性体からなる導電線とＭＲ素子側との間に強磁性体を配置すれば、ＭＲ素子に効率的に磁界を印加できる。非磁性体からなる導電線から見てＭＲ素子と反対側に強磁性体を配置すると、磁界の漏洩を抑制できる。磁気クロストークを抑制するために、隣接するＭＲ素子またはこの素子に磁界を印加するための導電線との間に強磁性体を配置してもよい。強磁性体は、パルス伝送用線路を構成する導電線に接するように配置することが好ましい。図８（Ｂ）の構成に、強磁性体を付加した例を図１７（Ａ）〜（Ｆ）に示す。図１７（Ｃ）の強磁性体９０は、導電線３１，３２間の素子（図示省略）への磁界の印加を効率化し、図１７（Ａ），（Ｅ），（Ｆ）の強磁性体９０は、磁気クロストークを抑制する。図１７（Ｂ），（Ｄ）に示したように、上記両効果が共に奏されるように強磁性体９０を付加してもよい。
【００３９】
磁界の効率的な印加のために、複線路を構成する少なくとも一つの導電線の断面を、素子に近いほど幅が広がる形状としてもよい。例えば導電線１１（図１）の断面を、図１８に示したように、素子１０側の底辺に接する底角ｈ，ｈ’が鋭角となる台形とすると、効率的なパルス磁界の印加が可能となる。
【００４０】
ＭＲＡＭを構成するＭＲ素子には、従来から用いられてきたものを特に制限することなく使用できる。ＭＲ素子の構成を図１９（Ａ）〜（Ｇ）に例示する。相対的に磁化が反転しにくい磁性層７１と、相対的に磁化が反転しやすい磁性層７３とを中間層７２を介して積層してもよく（図１９（Ａ））、一方の磁性層（固定磁性層）７４の磁化を固定するために反強磁性層７６を用いてスピンバルブ型の素子としてもよい（図１９（Ｂ））。自由磁性層７５の両側に固定磁性層７４を配置してもよい（図１９（Ｃ））。中間膜８２を介して互いに反強磁性的に交換結合する一対の磁性膜８１，８３から構成される積層フェリを、保磁力が相対的に高い層７１（図１９（Ｄ））、または固定磁性層（図１９（Ｅ））として用いてもよい。同様に、中間膜８５を介して互いに反強磁性的に交換結合する一対の磁性膜８４，８６から構成される積層フェリを自由磁性層７５として用いてもよい（図１９（Ｆ））。これら積層フェリ固定層７４および積層フェリ自由層７５を用いて、２重接合の素子としてもよい（図１９（Ｇ））。
【００４１】
これらのＭＲ素子では、磁性層７３，７５における磁化の回転に伴う素子の抵抗の変化が検出される。ＭＲ素子は、ＴＭＲ素子であっても、ＣＰＰ（Ｃｕｒｒｅｎｔ Ｐｅｒｐｅｎｄｉｃｕｌａｒ ｔｏ ｔｈｅ Ｐｌａｎｅ）−ＧＭＲ素子であってもよい。なお、磁性層１層あたりの膜厚は、１ｎｍ以上１０ｎｍ以下が好適である。
【００４２】
ＭＲ素子を構成する磁性材料は、特に制限されない。高保磁力層７１および固定磁性層７４に適した「（半）硬質の」磁性材料には、Ｃｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ等が適している。特にＣｏまたはＣｏＦｅは、大きなＭＲ比を達成する上で適している。したがって、少なくとも非磁性層との界面には、ＣｏまたはＣｏＦｅを用いることが好ましい。ＣｏＦｅの好ましい組成は、ＣｏｙＦｅｚにおいて、０．２≦ｙ≦０．９５、０≦ｚ≦０．５である。
【００４３】
高い磁性分極率を有するＸＭｎＳｂ（Ｘは、金属元素、特にＮｉ、Ｐｔ、ＰｄおよびＣｕから選ばれる少なくとも１種が好適）を用いると、大きなＭＲ比が得られる。
【００４４】
酸化物磁性材料であるＭＦｅ_２Ｏ_４（ＭはＦｅ，ＣｏおよびＮｉから選ばれる少なくとも１種の元素）も好ましい。この材料は、比較的高温まで強磁性を示し、Ｆｅリッチに比べてＣｏ，Ｎｉリッチは極めて抵抗が高い。Ｃｏリッチは磁気異方性が大きい。敵視組成比の調整により所望の特性を実現できる。
【００４５】
自由磁性層７５等に適した「軟質の」磁性膜としては、一般に、ＮｉＣｏＦｅ合金が適している。ＮｉＣｏＦｅ膜の原子組成比としては、Ｎｉ_ｘＣｏ_ｙＦｅ_ｚ により表示して、０．６≦ｘ≦０．９、０≦ｙ≦０．４、０≦ｚ≦０．３のＮｉリッチ膜、またはＮｉ_ｘ’Ｃｏ_ｙ’Ｆｅ_ｚ’により表示して、０≦ｘ’≦０．４、０．２≦ｙ’≦０．９５、０≦ｚ’≦０．５のＣｏリッチ膜が適している。
【００４６】
反強磁性層７６に適した材料としては、不規則合金系のＩｒＭｎ、ＲｈＭｎ、ＲｕＭｎ、ＣｒＰｔＭｎ等が挙げられる。これらの材料には、磁界中で成膜することにより磁性膜と交換結合させることができる工程が簡便である。規則合金系のＮｉＭｎ、Ｐｔ（Ｐｄ）Ｍｎ等は、規則化のための熱処理が必要であるが、熱的安定性に優れている。これらの材料では、ＰｔＭｎが好ましい。酸化物反強磁性材料である、α−Ｆｅ_２Ｏ_３、ＮｉＯ、ＬＴＯ_３（ＬはＣｅを除く希土類元素から選ばれる少なくとも１種、ＴはＦｅ、Ｃｒ、ＭｎおよびＣｏから選ばれる少なくとも１種）を用いてもよい。抵抗率が高い酸化物を用いる場合には、電気特性にその高い抵抗率を反映しないように直接磁性層との接触が取れるように電極部を形成する必要がある。
【００４７】
ワード線、センス線、ビット線の材料にも特に制限はなく，Ａｌ、Ｃｕ、Ｐｔ、Ａｕ等を用いればよい。
【００４８】
【実施例】
（実施例１）
多元スパッタ装置により、図１９（Ｆ）に示した多層構成を有するＭＲ素子を作製した。この素地の膜構成を以下に示す。
【００４９】
Ｎｉ_０．８１Ｆｅ_０．１９ （２）／Ｒｕ（０．７）／ Ｎｉ_０．８１Ｆｅ_０．１９ （３）／ Ａｌ_２Ｏ_３ （１．２）／ Ｃｏ_０．７５Ｆｅ_０．２５ （２）／Ｒｕ（０．７）／ Ｃｏ_０．７５Ｆｅ_０．２５ （２）／ ＰｔＭｎ（２０）
（ただし、膜上部から順に表示。カッコ内は膜厚（ｎｍ）を表す）
ここで、トンネル絶縁層となるＡｌ_２Ｏ_３層は、スパッタリング法により成膜したＡｌを酸化して作製したもの（タイプＡ）と、Ａｌ_２Ｏ_３をそのままスパッタリングして作製したもの（タイプＢ）とを用意した。タイプＡでは、真空漕内での自然酸化、真空漕での加温下での自然酸化、真空漕内での酸素含有プラズマによる酸化のいずれかにより酸化した。いずれの工程によってもトンネルバリアとして機能する非磁性絶縁膜が得られた。また、タイプＢでも良好なトンネルバリアとして機能する非磁性絶縁膜が得られた。各膜厚はシャッターで制御して作製した。素子面積（接合面積）は、いずれのタイプも０．１２μｍ^２とした。
【００５０】
こうして作製したＭＲ素子単体のＭＲ特性を、室温、印加磁界１００Ｏｅ（約７．９６ｋＡ／ｍ）、バイアス電圧１００ｍＶで測定したところ、約３０％のＭＲ比が得られた。ＭＲが生じる磁界幅は１０Ｏｅであった。
【００５１】
このＭＲ素子を用いて、図１１、図１２に示した構成のＭＲＡＭを作製した。基板としては、予め半導体プロセスにより、ＭＲ素子ごとにＭＯＳトランジスタを形成したシリコン基板を用いた。トランジスタと磁気抵抗素子との層間絶縁膜としては酸化シリコンを、ＭＲ素子とワード線との絶縁には酸化アルミニウムを用いた。
【００５２】
センス線およびビット線には銅を、ワード線にも銅をそれぞれ用いた。ワード線として配置した一対の導電線の間隔は０．３５μｍ、各導電線の線幅は約０．５μｍ、各導電線の厚さは約０．５μｍ、隣接する素子列間における導電線の間隔は約０．６μｍとした。配線終端に終端抵抗を配置し、ワード線の特性インピーダンスを約７５Ωに調整した。配線は導電線の一方をグランド電位に落として受動線とし、他方を信号線とした。
【００５３】
このＭＲＡＭでは、１ワード１６ビット情報の記録および読み出し動作が確認できた。
【００５４】
このＭＲＡＭを用いて、ワード線へのパルス信号の伝送について、詳細を調査した。信号線に、１Ｖから５Ｖへのパルスの立ち上がりが１ｎｓ、伝搬時間を０．５ｎｓ（配線長さ：約１０ｃｍ）の入力条件により、パルス電流を入力したところ、信号は１ｎｓで立ち上がった。また、単線路のワード線を用いた場合と比較して、パルス送信側から見て、ワード線の近端および遠端での信号の大きな反射は認められなかった。
【００５５】
上記入力条件の下で、配線間のクロストークの影響を調査した。この調査には、隣接する導電線の間隔を約０．６μｍとしたＭＲＡＭを用いた。このとき、ワード線を単線とした場合に比べ、隣接する導電線に、パルス送信側から見た近端および遠端での大きな信号の出現は認められなかった。
【００５６】
なお、この配置において、隣接する導電線の距離を変化させることで、偶モードの結合が現れることが確認された。また、終端抵抗を調整することにより、奇モードの結合も現れることが確認できた。
【００５７】
（実施例２）
実施例１と同様にして、図２０（Ａ）〜（Ｆ）に示したようにワード線を配置したＭＲＡＭを作製した。ワード線は、信号線９１、受動線９２，９３により構成した。受動線９２は信号線９１とＭＲ素子（図示省略）を挟持するように配置し、受動線９３は信号線９１と同一面内に形成した。図２０（Ａ）〜（Ｆ）でも、１つのＭＲ素子に対し、１本の信号線が対応している。
【００５８】
信号線９１および受動線９２の線幅は、いずれも０．２μｍとした。いずれのＭＲＡＭにおいても、下方グランド面１００とこれに最も近い導電線９１〜９３との距離、および上方グランド面（図示せず）と信号線９１との距離は、１００μｍとした。
【００５９】
これらのＭＲＡＭにおいて、１ワードの信号を送った際に、隣接する非選択メモリの誤動作を、母集団１０００個について評価した。結果を表１に示す。表１において、ｄは信号線９１と受動線９２との間隔、ｗは隣接する信号線９１，９１の間隔、Ｗｍは受動線９３の線幅である。
【００６０】
【表１】

【００６１】
（実施例３）
実施例１と同様にしてＭＲＡＭを作製した。ただし、ここでは、図８（Ｄ）に示したように、一対の導電線３１，３２に加えて隣接する素子との間にも導電線３３を形成した。
【００６２】
このＭＲＡＭを用いて、ワード線３１〜３３へのパルス信号伝送実験を行った。線幅は約０．５μｍ、線厚は約０．３μｍ、隣接する導電線間の距離は約０．３μｍとした。配線終端に調整用の終端抵抗を配し、特性インピーダンスを約７５Ω程度に調整した。
【００６３】
１から５Ｖまでの印加パルスの立ち上がりを１ｎｓ、伝搬時間を０．５ｎｓ（配線長：約１０ｃｍ）の入力条件の下で、信号は１ｎｓでの立ち上がりを示した。本実施例においても単配線の場合に比べて、パルス送信側から見て配線の近端および遠端での大きな信号の反射などは認められなかった。
【００６４】
次に、上記の入力条件の下で、隣接する配線のクロストークの影響を評価した。ここでは、隣接する導電線の距離を約０．３５μｍ、信号線３１，３１間隔を１．２μｍとした。単配線の場合に比べて、パルス送信側から見て、隣接する配線の近端および遠端での大きな信号の出現は認められなかった。比較のために実験した図８（Ｃ）の構成と比べても、図８（Ｄ）の配線は、隣接する配線の近端および遠端での大きな信号の出現は抑制されていた。
【００６５】
この配線では、隣接する導電線間の距離がおよそ０．１〜１μｍの範囲で偶モードの結合が現れた。さらに終端抵抗を１０Ω〜１００ｋΩの範囲で調整すると、奇モードの結合が現れた。
【００６６】
【発明の効果】
以上説明したとおり、本発明によれば、パルス伝送用線路のインピーダンス整合が容易となるため、遅延係数が小さくなり、パルス波形の歪みも抑制できる。したがって、ＭＲＡＭにおける高速応答が可能となる。また、本発明によれば、隣接するワード線間の結合を相対的に弱めることができる。したがって、ＭＲＡＭにおける磁気クロストークの低減も容易となる。
【図面の簡単な説明】
【図１】本発明におけるＭＲ素子周辺の配線例を示す斜視図である。
【図２】（Ａ）〜（Ｃ）は、パルス伝送用導電線のインピーダンスのパルスクロック依存性と、導電線の配置との関係を示す図であり、（Ａ）、（Ｂ）は、それぞれ、従来の単線路における上記関係を、（Ｃ）は、本発明の一例についての上記関係を示す。
【図３】ワード線による磁界とセンス線による磁界との合成磁界を用いたときの動作点を示す図である。
【図４】本発明におけるＭＲ素子周辺の配線の別の例を示す斜視図である。
【図５】本発明におけるＭＲ素子周辺の配線のまた別の例を示す斜視図である。
【図６】図４の配置例を簡略化して示した断面図である。
【図７】本発明におけるＭＲ素子周辺の配線のさらに別の例を示す断面図である。
【図８】（Ａ）〜（Ｆ）は、導電線（信号線および受動線）の配線例を示す。（Ａ）は、素子１つに対して１本の信号線のみが対応する従来の配線を示し、（Ｂ）〜（Ｆ）は、それぞれ本発明による配線例であって、素子１つに対して１本の信号線と少なくとも１本の受動線とが対応し、かつこれらの導電線が同一方向に伸長する配線を示す。
【図９】（Ａ）〜（Ｃ）は、それぞれ、本発明における信号線と受動線との別の配置例を示す。
【図１０】終端抵抗の配置例を示す。
【図１１】本発明を適用したＭＲＡＭの一例を示す平面図である。
【図１２】発生する磁界とともに素子周辺を示す図１１の部分拡大図である。
【図１３】ＭＯＳトランジスタとＭＲ素子との接続例を示す断面図である。
【図１４】図１３の配置を適用したＭＲＡＭの部分配線図である。
【図１５】ＭＯＳトランジスタとＭＲ素子との接続の別の例を示す断面図である。
【図１６】図１５の配置を適用したＭＲＡＭの部分配線図である。
【図１７】（Ａ）〜（Ｆ）は、それぞれ、図８（Ｂ）の一対の信号線に強磁性体を付加した例を示す断面図である。
【図１８】断面が矩形以外の形状を有する導電線の例を示す断面図である。
【図１９】（Ａ）〜（Ｇ）は、それぞれ、本発明に適用しうるＭＲ素子の膜構成の例を示す断面図である。
【図２０】（Ａ）〜（Ｆ）は、実施例２で作製したＭＲＡＭのワード線の配線を簡略化して示す斜視図である。
【符号の説明】
１０ 磁気抵抗素子（ＭＲ素子）
１１，１２，１３，１４，１５，１６，１７ 導電線（ワード線）
２０ 導電線（センス線）
３０ グランド面
３１ 導電線（信号線）
３２，３３，３４，３５ 導電線（受動線）
４０ ドライバ
４１，４２ 抵抗
４５ 導電線（ワード線）
５０ 磁気抵抗素子（ＭＲ素子）
５１ 導電線（ワード線）
５４ 導電線（センス線）
５５，５６ デコード機能部
５７，５８ データ交換部
６０ ＭＯＳトランジスタ
７１，７３ 磁性層
７２ 中間層
７４ 固定磁性層
７５ 自由磁性層
７６ 反強磁性層
９０ 強磁性体

Claims (12)

1. 磁気抵抗素子と、前記磁気抵抗素子に磁界を印加するための配線とを含み、前記配線が、同一方向に伸長する２以上の導電線を含み、前記２以上の導電線が、磁界を印加するための電流を入力する信号線と、所定の電位に保持された受動線とを含む磁気抵抗記憶素子。
2. 前記２以上の導電線が、５ｋΩ以下の特性インピーダンスを有する請求項１に記載の磁気抵抗記憶素子。
3. 前記２以上の導電線が、前記磁気抵抗素子を挟持するように配置された一対の導電線を含む請求項１又は２に記載の磁気抵抗記憶素子。
4. 前記一対の導電線が、奇モードで結合した請求項３に記載の磁気抵抗記憶素子。
5. 前記磁気抵抗素子を第１磁気抵抗素子として、さらに第２磁気抵抗素子を含み、前記第１磁気抵抗素子および前記第２磁気抵抗素子にそれぞれ磁界を印加するための電流を入力する第１信号線および第２信号線を備え、前記第１信号線および前記第２信号線が同一方向に伸長しており、所定の電位に保持された少なくとも１本の受動線が、前記第１信号線と前記第２信号線との間に配置された請求項１に記載の磁気抵抗記憶素子。
6. 前記第１信号線および前記第２信号線の少なくとも一方と前記受動線とが偶モードで結合している請求項５に記載の磁気抵抗記憶素子。
7. 前記第１信号線、前記第２信号線および前記受動線が、同一面内に配置された請求項５または６に記載の磁気抵抗記憶素子。
8. 前記受動線を第１受動線として第２受動線をさらに含み、前記第２受動線が、前記第１磁気抵抗素子および前記第２磁気抵抗素子のいずれか一方を、当該素子に磁界を印加する信号線との間に挟持するように配置された請求項５〜７のいずれかに記載の磁気抵抗記憶素子。
9. 前記第２受動線と、この第２受動線とともに前記素子を挟持する信号線とが奇モードで結合している請求項８に記載の磁気抵抗記憶素子。
10. 所定の面内においてマトリックス状に配置された複数の磁気抵抗素子と、前記複数の磁気抵抗素子に磁界を印加するための配線とを含み、前記複数の磁気抵抗素子が複数の素子列を構成し、前記配線が、前記複数の素子列ごとに、素子列に沿って伸長する２以上の導電線を含み、前記２以上の導電線が、磁界を印加するための電流を入力する信号線と、所定の電位に保持された受動線とを含む磁気抵抗記憶素子。
11. 前記２以上の導電線が、前記所定の面を介して対向するように配置された一対の導電線を含む請求項１０に記載の磁気抵抗記憶素子。
12. 前記配線が、前記素子列と直交するように配置した導電線をさらに含む請求項１０に記載の磁気抵抗記憶素子。

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