TWI223898B - Semiconductor device and the manufacturing method of the same - Google Patents

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Description

1223898 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明）
I：發明所屬之技術領域I 發明領域 本發明係有關於一種半導體裝置及其製造方法，諸如 5 有關於一種包含非揮發性記憶胞電晶體以及具有邏輯胞元 電晶體（logic cell transistor)之周邊電路之半導體裝置及其 製造方法。 發明背景 10 可進行電性改寫之非揮發性記憶體中，有一種於作為 通道之半導體領域上層疊具有電荷保持機能之浮動閘極 (floating gate)構造及可經浮動閘極構造而對通道施加電場 之控制閘極構造而成之構造為業界所周知。浮動閘極構造 則係包含已為絕緣層所絕緣之矽層，或用以形成具有電荷 15蓄積機能之氮化膜之氧化膜、氮化膜及氧化膜之積層而形 成者。 藉對浮動閘極構造選擇性地注入電子，即可進行寫入 (program)。對控制閘極構造施加預定之電壓後，則通道之 導電度可視浮動閘極構造之電荷有無而改變，以讀取已寫 20入之資訊。藉自浮動閘極構造排出電子，則可刪除已寫入 之資訊。 為減J已寫入浮動閘極構造之電荷之漏洩，宜以良質 之、、邑緣膜包覆浮動閘極構造之側壁。舉例言之，可以為絕 緣曰斤i夾之石夕層形成浮置電極⑺〇ating eiectr〇(le)，再對 6 1223898 玖、發明說明 其側壁施以熱氧化處理。業以熱氧化膜等良質絕緣膜包覆 之浮動閘極則可使電荷保持特性提昇。而，以氧化膜、氮 化膜及氧化膜形成浮動閘極構造時亦同，藉以氧化膜等包 覆側面，即可使電荷保持特性提昇。 5 為提昇系統LSI等半導體積體電路裝置之積體率，可 包含非揮發性記憶體、其驅動用之高電壓絕緣閘極電場效 果（簡寫為MOS)電晶體及邏輯電路用低電壓M〇s電晶體 等複數種半導體元件而加以構成。為提高邏輯電路用低電 壓MOS電晶體之動作速度，則可縮短閘極長，並減低間極 10 絕緣膜厚度而加以形成。 半導體積體電路之製造過程係設計成儘可能將同一程 序兼用於複數種半導體元件之製造者。舉例言之，M0S電 晶體之閘極即可以與非揮發性記憶體元件之控制閘極相同 之矽層加以形成。
15 在對浮動閘極之側壁進行熱氧化處理之程序中，M0S 電晶體之閘極側壁亦將被熱氧化。進行熱氧化時，氧化基 團亦亦侵入矽基板與其上之絕緣膜間之界面、矽層與絕緣 膜之界面，而形成稱為鳥嘴部（bird，sbeak)之氧化領域。 低電壓用MOS電晶體可藉縮短閘極長並使用較薄之間 極絕緣膜而形成。-旦於閘極絕緣膜端部產生鳥嘴部，間 極端部下之閘極絕緣膜則將增厚而使M〇s電晶體之驅動電 流減小。 又，非揮發性記憶體之積層閘極構造與河〇3電晶體之 單層閘極構造係以使用不同遮革之不同程序形成圖案者。 7 1223898 玖、發明說明 因此’遮罩誤差範圍將會重疊。若1次之遮罩誤差範圍為 〇.2//m，則2次之遮罩誤差範圍將為0·28//ιη。遮罩誤差 範圍之增大則將阻礙高積體化之發展。 曰本公開公報特開平第10-223782號公報中已提出一 5種可於基板内之擴散領域形成控制閘極之非揮發性記憶體 元件。其係於半導體基板上形成作為控制閘極而作用之低 電阻領域，並形成自記憶體電晶體之通道領域上方延伸於 作為控制閘極而作用之低電阻領域上方之浮動閘極者。控 制閘極並可以與記憶體電體體之源/汲極領域相同之程序形 10成，而可簡化非揮發性記憶體之製造程序。 專利文獻1 ··特開平第10_223782號公報 【明内】 發明概要 15 纟發明之目的在提供-種包含保持能力較高之記憶體 元件，以及具備驅動電流較大之絕緣閘極之電場效果電晶 體之半導體裝置。 本發明之另-目的則在提供一種可提高非揮發性記憶 體元件之。己隐保持月b力，並防止具有邏輯電路之絕緣間極 20之電場效果電晶體之驅動電壓降低的半導體裝置。 本發明之目的並在提供一種用以製造上述半導體裝置 之製造方法。 本發明之另一目的在提供-種可以高精確度製造上述 半導體裝置之半導體裝置製造方法。 8 玖、發明說明 “本發明之其他目的則在提供一種可有效率地製造上述 半導體裝置之半導體裝置製造方法。 人根據本發明之第1觀點，可提供-種半導體裝置，包 有 半導體基板，係於表面具有第1元件領域及第2 5々元件領域者；_雙閘型p電晶體，形成於前述p元件 或上係具有第1長度之閘極鳥嘴部，且閘極側壁為熱 〃膜所包覆，並包含浮動閘極與控制閘極者；及，-第 $電曰日體’形成於前述第2元件領域上，係包含具有小於 第1長度之第2長度之閘極鳥嘴部之問極者；而，前述第 1() 1電晶ϋ係作為可電性改寫/刪除之非揮發性記憶體元件而 乍者且則述第2電晶體係作為邏輯電路元件而動作 者。 根據本發明之其他觀點，可提供一種半導體裝置之製 造方法，包含有下列程序：⑷於半導體基板上形成元件分 15離領域，並區劃出第i及第2領域；（b)於前述^領域上 形成浮動閘極構造用積層；⑷於前述浮動閘極構造用積層 上方與前述第2活性區域上方形成閉極用導電層與遮罩用 絕緣層之積層；（d)將前述遮罩用絕緣層形成閘極形狀，·⑷ 於前述第2領域上形成遮罩，並於前述第j領域中以前述 20遮罩用絕緣層作姓刻遮罩之用，而钱刻前述間極用導電層 與前述浮動閘極構造用積層，以形成浮動_構造與控^ 閘極構造；（f)至少於前述浮動閘極構造之側壁形成氧化膜 ;(g)於前述第1領域上形成遮罩，並於前述第2領域中以 前述遮罩用絕緣層作姓刻遮罩之用，而钱刻前述間極用導 9 1223898 玖、發明說明 電層，以形成絕緣閘極構造。 圖式簡單說明 第1A〜1N圖係顯示本發明第 造方法之主要程序之截面圖 第2圖係放大顯示第1 截面圖。 1實施例之半導體裝置製 實施例所製造之閘極之構造之
第3A、3B圖係用以說明非揮發性記憶體元件之動作 者0 10 第4A〜4D圖係顯示本發明第2實施例之半導體裝置製 造方法之主要程序之截面圖。 第5A〜5E圖係顯示本發明第3實施例之半導體裝置製 造方法之主要程序之截面圖。 第6A〜6E圖係顯示本發明第4實施例之半導體裝置製 15 造方法之主要程序之截面圖。
第7A〜7G圖係用以概略地說明具有單層閘極之半導體 不揮發性記憶體元件之構造及其動作之平面圖與截面圖。 第8 A〜8E圖係概略顯示本發明第5實施例之半導體裝 置製造方法之主要程序之截面圖。 20 第9A〜9D圖係概略顯示本發明第6實施例之半導體裝 置製造方法之主要程序之截面圖。 C實方式3 較佳實施例之詳細說明 10 1223898 玖、發明說明 以下’參照圖示說明本發明之實施例。 可改寫之非活性半導體記憶體需以高電壓進行寫入及 删除。若將程式電路及刪除電路積體化於非揮發性記憶體 電路，則須使咼電壓電場效果（簡寫為M〇S)電晶體積體化 5 為減少邏輯電路之消粍電力，則可以低電壓MOS電晶體 加以構成。一旦使非揮發性記憶體電路與邏輯電路積體化 ’則亦須使低電壓MOS電晶體積體化。 (苐1實施例） 第1A〜1N圖係顯示本發明第1實施例之半導體裝置製 10 造方法之截面圖。 如第1A圖所示，於矽基板等半導體基板1之一表面 形成淺溝2，並填入絕緣膜，再藉除去表面上之絕緣膜而 形成絕緣淺溝（STI)3。元件分離領域則亦可藉局部氧化 (LOCOS)而形成。如此，即區劃出為STI所圍之領域ARi 15 、AR3。領域AR1係用以形成非揮發性記憶體元件 之領域，領域AR2係用以形成邏輯電路之低電壓M〇s電 晶體之領域，領域AR3則係用以形成可控制非揮發性記憶 體元件之高電壓MOS電晶體之領域。 其次’將半導體基板1加熱至8〇〇°C〜11〇〇它，再於氧 2〇化環境中形成厚6nm〜12nm之熱氧化膜4。該熱氧化膜4 則可構成非揮發性記憶體元件之穿隧(tunneling)氧化膜。 如第1B圖所示，藉化學氣相沈積（CVD)而於穿隧氧化 膜4上形成有厚50nm〜100nm、作為非揮發性記憶體元件 之浮動閘極而作用、已摻雜峨1χ l〇20cm_3〜3χ l〇21cm-3作 11 1223898 玖、發明說明 為η型不純物之非晶矽膜5。另，亦可於形成未經摻雜之 非晶矽膜後，乃藉離子注入而摻雜磷。
其次，於非晶矽膜5上以溫度700〜800°C之CVD形成 厚4nm〜8nm之矽氧化膜6，並以溫度650〜800°C之CVD形 5 成厚5nm〜10nm之矽氮化膜7。此外，再於氧化環境中以 900〜1000°C於矽氮化膜7之表面形成厚度3nm〜10nm之熱 氧化膜8。非晶矽膜並可藉以上及其後之加熱處理而轉變 成多晶矽膜。如此，即可於矽膜5上形成氧化膜-氮化膜-氧化膜（ΟΝΟ膜）之積層。 10 如第1C圖所示，以光罩9覆蓋領域AR1之表面，並 藉蝕刻去除領域AR2、AR3之ΟΝΟ膜、矽膜5及穿隧氧 化膜4。領域AR2、AR3即露出矽表面。然後，去除光罩 9 〇
如第1D圖所示，於已露出之矽表面上藉800〜1100°C 15 之熱氧化形成厚10〜50nm之熱氧化膜。該熱氧化膜則與隨 後形成之熱氧化膜重疊而構成高電壓MOS電晶體之閘極氧 化膜。領域AR2之熱氧化膜則藉蝕刻而去除。其次，藉溫 度700〜1100°C之熱氧化而於領域AR2之表面上形成厚 1.5〜8nm之熱氧化膜12。該熱氧化膜則可構成低電壓MOS 20 電晶體之閘極氧化膜。 如此，則可於領域AR2形成適合低電壓MOS電晶體 之較薄閘極氧化膜，並於領域AR3形成適合高電壓MOS 電晶體之較厚氧化膜。 如第1E圖所示，藉CVD而於石夕基板表面上形成已掺 12 1223898 5 10 15 20 玖、發明說明 雜磷 5x 102Gcnr3〜5 2ι 10 作為η型不純物之厚 150〜250nm之非晶矽膜14。 旱 力，亦可於形成未經摻雜之非 晶石夕膜後’乃藉離子注入而摻雜磷。 之非 若欲降低電阻，則亦可 、非日日矽膜上藉c VD長 100〜20〇nm之矽化鎢（WSi)膜。 风厚 進而，使電漿氮化膜15成 長至厚20〜l5〇nm以作為金 屬遮光層之用。除電漿氮化 … 膜乂外，亦可使用電漿氧化氮 化：、議化膜等金屬遮光層。如此，即形成作為問: 層與其上之金屬遮光層的積層。金屬遮光層15上則 形成閘極形狀之光阻圖案j 6。 如第1F圖所示，以光阻圄 乂尤阻圖案“作為蝕刻遮罩，而蝕 刻其下之金屬遮光層15。全屬诚止庶k 金屬遮先層15則形成閘極形狀 之圖案。然後，去除光阻圖案16。 如第1G圖所示’以光罩17覆蓋領域繼、ar3，再 於領域剔中以金屬遮光層15作為餘刻遮罩而邮夕膜 14、0N0膜6、7、8、矽膜5，以形成非揮發性記憶體元 件之閘極。然後，除去光罩17。 。如第1Η圖所示，於氧化環境中將基板加熱至_〜_ c，再於已露出之矽層侧壁上形成厚3〜l〇nm之熱氧化膜 此時’矽m 5、u之側壁則被熱氧化，且氧化基團亦 ，入矽基板i之矽膜5、14與絕緣層之界面，而於絕緣層 蠕部形成鳥嘴部。 領域AR2、AR3中，於矽膜14之表面上形成有氧化 膜18。衫基板1表面則為閘極氧化膜u、12及矽膜14所
13 1223898 玖、發明說明 包覆，而可防止氧化。 第2圖係放大顯示非揮發性記憶體元件與M〇s電晶體 之閘極構造者。氧化膜4、6、8之端部雖形成有鳥嘴部， 但於氧化膜12(11)則未產生鳥嘴部。 5 如第11圖所示，以光罩19覆蓋領域AR2、AR3表面 ，並於領域AR1以加速能量30〜70keV、劑量lx 1〇14 cm· 2 1X 1015 em_2之條件進行磷離子之離子注入而形成低濃度 η型領域21。圖中雖顯示僅於閘極之一側形成低濃度n型 領域21之情形，但亦可兩側皆形成。 10 進而’以加速能量30〜60keV、劑量2χ 1015 cm-2〜7χ 1015 cnr2之條件進行砷離子之離子注入，而形成高濃度η 型領域22。如此，即可於閘極兩側形成不純物濃度較高之 源/汲極領域22以及至少包圍其一之低濃度η型領域21。 低濃度η型領域21則具有於自矽膜5移除電荷時提昇效率 15 之機能。 如第1J圖所示，以光罩23覆蓋領域AR1，並於領域 AR2、AR3中以金屬遮光層15作為蝕刻遮罩而蝕刻矽膜 14。如此，領域AR2、AR3中即形成閘極。然後，去除光 罩23 〇 20 如第1κ圖所示，形成領域AR2、AR3之閘極後，再 進行離子注入而形成源/汲極領域之低濃度延伸部25。欲形 成CMOS電路時，則使用遮罩而選擇性地露出ρ通道領域 、η通道領域，以分別注入p型不純物、^型不純物。 如第1L圖所示，於矽基板表面上以CVD沈積氧化石夕 14 1223898 玖、發明說明 膜等絕緣膜，再藉進行反應性離子蝕刻（RIE)等各向異性蝕 刻而去除平坦表面上之絕緣膜，以於閘極構造側壁上形成 側壁間隔層26。閘極上之金屬遮光層15殘留時，則藉蝕 刻加以去除。 5 如第1M圖所示，以光罩27覆蓋領域AR1，並對領域
AR2、AR3進行高濃度之不純物離子注入，而形成高濃度 源/汲極領域28。若為CMOS電路，於η通道領域與p通 道領域分別注入不純物則與前述部分相同。然後，去除光 罩27。業經離子注入之不純物則將因退火（annealing)處理 10 而活性化。藉該等熱處理，矽膜14亦將轉變為多晶矽層。
如第1N圖所示，藉於基板表面上沈積Co膜，並行矽 化反應，即可於矽表面形成CoSi膜29。未反應Co則予以 去除。然後，於基板表面上形成層間絕緣膜30，並於藉化 學機械研磨（CMP)而使表面平坦化後，使用光罩而形成接 15 觸孔。其次，沈積用以填塞接觸孔之障壁金屬（barrier metal)層、W層，並藉CMP去除平坦表面上之金屬層，以 形成W栓塞(plug)31。 如此，即可於領域AR1形成非揮發性記憶體元件，並 於領域AR2形成低電壓MOS電晶體，而於領域AR3形成 20 高電壓MOS電晶體。由於MOS電晶體已防止鳥嘴部之產 生，故可確保較佳之驅動特性。各半導體元件之閘極則由 於皆以1次之遮罩程序定位，故位置誤差範圍較小。 第2圖係放大顯示藉上述程序而形成之非揮發性記憶 體元件之閘極與MOS電晶體之閘極者。非揮發性記憶體元 15 1223898 玖、發明說明 件中，於作為浮動閘極之矽膜5之側壁上形成有熱氧化膜 18，而可使保持於矽膜5之電荷之漏洩減少。另，熱氧化 膜丨8之形成時，氧化基團侵入了矽基板1、矽膜$、14及 絕緣層4、6、8之界面，而形成有鳥嘴部。 5 M0S電晶體之閘極中，於相同厚度之閘極氧化膜 12(11)上形成有矽閘極14。由於閘極氧化膜12(n)並未產 生鳥嘴部，故已施加於閘極之電壓將有效地施加於通道層 ’而保持MOS電晶體之驅動能力。 第3A圖係顯示對非揮發性記憶體元件之資訊寫入動 10作者。其中，已將源極領域S接地，並對汲極領域D施加 5V之電壓，亦對控制閘極CG施加1〇v之高電壓。自源極 領域S朝汲極領域D輸送之電子則因高電場而成為熱載子 (hot electron)，並自通道領域朝浮動閘極領域Fg注入。如 此’即可進行寫入（pr〇gram) 〇 15 第圖係顯示資訊之刪除者。其中，已對控制閘極 CG施加一 10V之電壓，並對具有低濃度領域22之源極領 域S施加5V之電壓。對穿隧氧化膜4則施加高電場，浮 動閘極FG之電子則以FN穿隨方式通過穿隨氧化膜4，而 移至源極領域之低濃度領域22。此時，另一方之汲極領域 20 D則宜呈電性浮動狀態（floating)。 以上所說明之實施例中，已於非揮發性記憶體元件之 浮動閘極側壁上形成熱氧化膜，而容許鳥嘴形狀之產生。 至於低電壓用M0S電晶體及高電壓用M〇s電晶體，則未 使其等產生鳥嘴部。 16 1223898 玖、發明說明 高電壓用應電晶體中，即便於閘極端部產生鳥嘴部 ’亦不致在動作上造成妨礙，而具有提昇耐壓性之機能。 (第2實施例） 5 第4A〜4D ®係顯示本發明第2實施例之半導體裝置之 製造方法者。以下，主要針對與第i實施例相異之點加以 說明。 第4A圖係顯示與第1F圖相同之狀態者。領域ari中 ，於穿隧氧化膜4上形成有作為浮動閘極之矽層5、οχ。 膜6、7、8及作為控制閘極之石夕層14，其上之金屬遮光層 15則藉光阻圖案16而已圖案化。領域AR2、AR3中，則 於閘極氧化膜12、U上形成有矽層14，其上之金屬遮光 層15亦已藉光阻圖案16而圖案化。 如第4B圖所示，以光罩17覆蓋領域AR2，再於領域 15 ARI、AR3中，以金屬遮光層15作為蝕刻遮罩而蝕刻其下 之石夕層14、ΟΝΟ膜6、7、8、石夕層5。而，非揮發性記憶 體元件之閘極構造及高電壓MOS電晶體之閘極即成形。然 後，去除光罩17。 如第4C圖所示，於氧化環境中，在閘極構造之側壁 20上形成有熱氧化膜18。非揮發性記憶體元件與高電壓M〇s 電晶體之閘極側壁上則形成有熱氧化膜，且亦產生鳥嘴部 。用以形成低電壓MOS電晶體之領域AR2中，則於石夕層 14之表面形成熱氧化膜18。矽基板丨表面則為閘極氧化膜 12、矽層14所包覆，而可防止於閘極下方產生鳥嘴部。 17 1223898 玖、發明說明 其後，則進行與第II〜1N圖相同之程序，而形成非揮 發性記憶體元件及MOS電晶體之構造。
第4D圖係顯示所形成之構造者。矽化物層29形成於 矽表面上，而為層間絕緣膜30所覆蓋。此外，亦形成有貫 5 通層間絕緣膜之W栓塞31。本半導體裝置中，非揮發性 記憶體元件與低電壓MOS電晶體具有與第1實施例相同之 構造。高電壓MOS電晶體之閘極側壁則為熱氧化膜18所 包覆。已於熱氧化膜形成時產生之鳥嘴部則形成於高電壓 MOS電晶體之閘極端部下，而可提高高電壓MOS電晶體 10 之耐壓性。 第1、第2實施例中，皆使用矽層形成浮動閘極構造 ，而，具有電荷蓄積能力之浮動閘極構造亦可以ΟΝΟ膜形 成之。 15 (第3實施例）
第5Α〜5Ε圖係顯示本發明第3實施例之半導體裝置之 製造方法者。 如第5Α圖所示，於已形成有8Ή3之矽基板1表面上 ，藉800〜1100°C之熱氧化而形成厚3〜8nm之熱氧化膜6， 20 並於其上藉650〜800°C之CVD而形成厚5〜15nm之氮化膜 7，再藉900〜1000°C之熱氧化而形成厚3〜10nm之熱氧化膜 8。另，亦可於氮化膜7上藉CVD而形成氧化膜。如此， 即形成ΟΝΟ膜。此外，與前述之實施例相同，亦可使用 LOCOS以取代STI。 18 1223898 玫、發明說明 · 其次，形成覆蓋領域AR1之光罩9。以光罩9作為蝕 刻遮罩’而敍刻領域AR2、AR3上之ΟΝΟ膜6、7、8。然 後，去除光罩9。 . 如第5Β圖所示，再於領域AR3藉8〇〇〜11〇〇。〇之熱氧 · 5化而形《厚5〜5〇nm之熱氧化膜11。一旦去除領域AR2之 熱氧化膜，即於領域AR2 # 7〇〇〜u〇(rc之熱氧化重新形 成厚1.5〜8nm之熱氧化膜12。 如第5C圖所示，於〇N〇膜6、7、8及閘極氧化膜 參 猎 長成可作為控制閘極及閉極而作用、 1〇厚150〜250nm之非晶石夕層14。非晶石夕層14上則藉電漿 TEOS CVD長成可作為金屬遮光層而作用、厚2〇〜15〇削 之電漿氮化膜。 其次，於金屬遮光層15上形成具有閘極形狀之光阻圖 案16。再，以光阻圖案16作為蝕刻遮罩，而將金屬遮光 15層15形成閘極形狀。然後，進行與第ig圖所示之程序相 同之程序，而形成非揮發性記憶體元件之閘極構造。躺 φ AR2、AR3中，矽層14則殘留而不形成圖案。 如第5D圖所示，於非揮發性記憶體元件之閘極構$ 側壁上形成熱氧化膜18。領域AR2、AM巾，則於石夕層 14之表面形成氧化膜18。閘極下縣形成鳥嘴部。 •其次，進行與第i實施例之第„〜1N圖所示之程序相 5矛主序’而形成非揮發性記憶體元件、M〇s電晶體之 構造。 第5E圖係顯示所形成之各半導體元件之構造者。非 · 19 1223898 玖、發明說明 揮發性記憶體元件已於通道領域上藉ΟΝΟ膜6、7、8、矽 層之浮動閘極14而形成有閘極構造，而其側壁則為氧化膜 18所包覆。領域AR2、AR3中，則於閘極氧化膜u、12 上开> 成有石夕層之閘極14，而未形成侧壁上之較薄氧化膜j § 〇 第3實施例中，高電壓M0S電晶體之閘極下亦未形成 鳥嘴部。但，於高電壓電晶體之閘極亦可與第2實施例同 樣形成鳥嘴形狀。 10 (第4實施例） 第6A〜6E圖係顯示本發明第4實施例之半導體裝置之 製造方法者。以下，主要就其與第3實施例之不同點加以 說明。 第6A圖係顯示與第5C圖相同之狀態者。於金屬遮光 15層15上形成有閘極形狀之光阻圖案16。其次，以光阻圖 案16作為蝕刻遮罩而蝕刻金屬遮光層Μ。 如第6B圖所示，以光罩17覆蓋領域AR2，再於領域 AR1 AR3中以金屬遮光層15作為蝕刻遮罩而形成其下之 間極層14。然後，去除光罩17。 2 0 如第6C圖所示，領域AR1、AR3中，於閘極構造之 侧壁上形成熱氧化膜等保護氧化Μ 18。領域AR2中，則 於石夕層14上形成氧化膜18。閘極下方則未形成鳥嘴部。 mi後與第π圖之程序相同，形成僅露出領域 之光罩，再進行非揮發性記憶體元件之源/汲極領域之離子 20 玖、發明說明 注入。 如第6D圖所示，以光罩23覆蓋領域AR1、如，@ 於領域AR2中以金屬遮光層15作為_遮罩而進行石夕: 14之蝕刻。如此，領域AR2中即形成閘極14。 曰 5 10 然後，進行與第1K至1N圖所示之程序相同之程序， 以形成非揮發性記憶體元件及MOS電晶體之構造。 第6E圖係顯示所形成之半導體裝置之構造者。非揮
^性記憶體元件之閘極構造及高電壓刪電晶體之開極側 壁上形成有保言蒦氧化们8。保護氧化膜形成之同時，於閘 極下部亦形成鳥嘴部。高電壓M〇s電晶體之鳥嘴形狀則可 知1汁閘極構造之耐壓性。 第7A 7C圖係顯示已於基板内形成有控制閘極之具有 單層閑極之非揮發性記憶體元件之構造者。第7a圖係平 面圖，第7B、7C圖則係帛7A圖之假想線及㈣ 15 之截面圖。
—第7A ϋ中m 2個領域而形成非揮發性記憶體 凡件。圖中上方之領域ARla中，於浮動閘極兩側形 成有源極領域S及汲極領域D。圖中下方之領域ARlb則 係从已摻雜高濃度不純物之低電阻領域構成之控制閘極領 2〇域CG。浮動閘極FG橫跨領域ARla，並延伸至領域ARlb 上’而延伸在控制閘極領域之廣大面積上。 第圖係顯示形成於領域ARla之電晶體構造者。源 極領域S則於高濃度領域之周圍形成低濃度領域，而加強 了刪除動作。 21 1223898 玖、發明說明 第7C圖係顯示自電晶體構造延伸至控制閘極領域上 之浮動閘極FG之構造者。於以局部氧化膜所形成之元件 分離領域LOCOS所區劃出之活性區域（active area)内，控 制閘極CG係藉高濃度領域而形成者。浮動閘極FG與控制 5 閘極CG則間隔絕緣膜而對向，而可藉對控制閘極施加電 壓而經浮動閘極FG對電晶體領域之通道領域施加電壓。
第7D、7E圖係用以說明寫入動作之截面圖。首先， 使源極領域S為0V，而對汲極領域D施加5V。對控制閘 極領域CG則施加10V之電壓。電晶體構造中，自源極領 10 域S流向汲極領域D之電子將因強電場而成為熱載子，並 朝浮動閘極FG注入。浮動閘極FG則由於自電晶體領域延 伸至控制閘極上方，故如第7E圖所示般將使浮動閘極FG 整體帶電。
第7F、7G圖係顯示刪除動作者。此時，則對源極領 15 域S施加15V之高電壓，而使控制閘極CG為0V。汲極領 域D則亦為0V。控制閘極CG之電壓則可控制浮動閘極之 電位（potential)。保持於浮動閘極FG内之電子將為高電場 所吸引而自浮動閘極FG朝源極領域S之低濃度領域以FN 穿隧方式移動。如此，即可移除浮動閘極FG之電荷。 20 (第5實施例） 第8A〜8E圖係顯示第5實施例中，以上述之單層閘極 作為非揮發性記憶體元件使用之半導體裝置製造方法者。 如第8A圖所示，於形成有ST13之矽基板1表面上， 22 1223898 玖、發明說明 形成有非揮發性記憶體元件用穿隧氧化膜4、低電壓MOS 電晶體用閘極氧化膜12、高電壓MOS電晶體用閘極氧化 膜11，並於其上形成有矽層41。矽層41可構成非揮發性 記憶體元件之浮動閘極，並可構成MOS電晶體之閘極。另 5 ，亦可以LOCOS取代ST1。
接著，於矽層41上形成氮化矽等金屬遮光層15，並 於其上形成閘極形狀之光阻圖案16。該狀態則相當於在第 5C圖之狀態下以穿隧氧化膜4置換0N0膜6、7、8後而 得者。 10 其次，以光阻圖案16作為蝕刻遮罩而進行金屬遮光層 15之蝕刻。然後，去除光阻圖案16。 如第8Β圖所示，以光罩17覆蓋領域AR2、AR3，並 於領域AR1中以金屬遮光層15作為蝕刻遮罩而進行矽層 41之蝕刻。然後，去除光罩17。 15 如第8C圖所示，領域AR1中，於業經圖案化之矽層
41側壁上形成有保護氧化膜18。然後，與前述之實施例相 同，於非揮發性記憶體元件領域進行源/汲極領域及控制閘 極領域之離子注入，並於領域AR2、AR3之矽層41形成 圖案，再進行源/汲極領域之延伸部之離子注入。 20 如第8D圖所示，於基板表面上沈積氧化矽膜，再以 遮罩覆蓋領域AR1之閘極領域，以進行各向異性蝕刻。其 次，於領域AR2、AR3形成氧化矽膜之側壁間隔層26。領 域AR1中則殘留包覆浮動閘極之矽氧化膜26χ。 然後，進行領域AR2、AR3之高濃度源/汲極領域之形 23 1223898 玖'發明說明 成。 如第8E圖所示，再於源/汲極領域及已露出之閘極上 形成矽化物層29，並以層間絕緣膜3〇包覆閘極構造，再 朝接觸孔埋入W栓塞31。如此，即完成包含具有單層閘 極之非揮發性記憶體元件、低電壓M〇s電晶體、高電壓 M〇S電晶體之半導體裝置。M〇s電晶體並未形成鳥嘴形 狀而維持高驅動能力。閘極用遮罩之定位則為一次。 另，亦可於高電壓電晶體之閘極形成鳥嘴部。 10 (第6實施例） 第9A〜9D圖係顯示本發明第6實施例之半導體裝置之 製造方法者。首先，如第9A圖所示，於矽層41上形成金 屬遮光層圖案15，再以光罩17覆蓋第2領域AR2，並於 領域AR1、AR3中以金屬遮光層15作為蝕刻遮罩而進行 15 矽層41之蝕刻。然後，去除光罩π。 如第9B圖所示，於已形成閘極形狀之矽層41側壁上 形成保護氧化膜18。領域AR2中，矽層41則尚未形成圖 案，而氧化膜18則形成於石夕層41表面上。 然後’以光罩覆蓋領域AR2、AR3，而進行非揮發性 20 元件用之離子注入。 如第9C圖所示，以光罩23覆蓋領域AR1、AR3，並 於領域AR2中以金屬遮光層15作為姓刻遮罩而進行石夕層 41之姓刻。然後，去除光罩23。 其次’以光罩覆蓋領域AR1，並於領域AR2、AR3中 24 1223898 玖、發明說明 進行源/汲極領域之延伸部之離子注入。 如第9D圖所示，於已露出之源/汲極領域上及已露出 之閘極上形成矽化物層29 ,並以層間絕緣膜3〇加以包覆 。其次，則於層間絕緣膜30形成接觸孔，並形成w栓塞 5 31 〇 本實施例中，於高電壓MOS電晶體之閘極下形成有鳥 嘴部，而可提昇閘極之耐壓性。其他則與第5實施例相同 〇 以上雖已根據實施例說明本發明，但本發明並不受限 10於該等實施例。舉例言之，金屬遮光層可使用各種絕緣物 ，而凡熟習本技術者應皆可理解本發明具有其他各種變更 、改良、組合之可能性。 產業上之利用可能性 15 本發明可製作包含线LSI等非揮發性記憶體元件與 其他種類半導體元件之半導體裝置。 【圖式簡單說明】 第1A〜1N圖係顯示本發明第！實施例之半導體裝置製 造方法之主要程序之截面圖。 第2圖係放大顯示第i實施例所製造之閉極之構造之 截面圖。 第3A、3B圖係用以說明非揮發性記憶體元件之動作 25 1223898 玖、發明說明 者。 第4A〜4D圖係顯示本發明第2實施例之半導體裝置製 造方法之主要程序之截面圖。 第5A〜5E圖係顯示本發明第3實施例之半導體裝置製 5 造方法之主要程序之截面圖。 第6A〜6E圖係顯示本發明第4實施例之半導體裝置製 造方法之主要程序之截面圖。
第7A〜7G圖係用以概略地說明具有單層閘極之半導體 不揮發性記憶體元件之構造及其動作之平面圖與截面圖。 10 第8A〜8E圖係概略顯示本發明第5實施例之半導體裝 置製造方法之主要程序之截面圖。 第9A〜9D圖係概略顯示本發明第6實施例之半導體裝 置製造方法之主要程序之截面圖。 15 【圖式之主要元件代表符號表】
1…石夕基板 11、12…閘極氧化膜 2…淺溝 14···非晶矽層、矽閘極 3 …STI 15…金屬遮光層 4…穿隧氧化膜 16…光阻圖案 5…非晶石夕膜 17…光罩 6…石夕氧化膜 18···熱氧化膜 7···石夕氣化膜 19…光罩 8…熱氧化膜 21···低濃度η型領域 9…光罩 22…高濃度η型領域 26 1223898 玖、發明說明 23…光罩 31".W栓塞 25…低濃度延伸部 41…砍層 26···側壁間隔層 AR…領域 26χ·"石夕氧化膜 CG···控制閘極 27…光罩 D…汲極領域 28…高濃度源/汲極領域 FG…浮動閘極 29···秒化物層 S…源極領域 30…層間絕緣膜
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Claims (1)

1223898 拾、申請專利範圍 1·-種半導體裝置，包含有： 一半導體基板，係於表面具有第1元件領域及第2元件 領域者； $ *雙閘型第1電晶體，形成於前述第1元件領域上，係 5具有第1長度之間極烏嘴部，且間極側壁為熱氧化膜所包 覆，並包含浮動閘極與控制閘極者，·及 一第2電晶體，形成於前述第2元件領域上，係包含具 有小於第1長度之第2長度之閘極鳥嘴部之閘極者； 而，前述第1電晶體係作為可電性改寫/刪除之非揮發性記 1〇憶體元件而動作者，且，前述第2電晶體係作為邏輯電路 元件而動作者。 2.如申請專利範圍第！項所述之半導體裝置，其中該半導 體基板亦包含第3領域，進而具有形成於前述第3領域上 之非揮發性記憶體元件控制用之其他閘極，前述其他閉極 15 則具有較前述閘極為厚之閘極絕緣膜。 3·如申請專利範圍第1項所述之半導體裝置，其中前述浮 動閘極具有包含氧化膜、氮化膜及氧化膜之界面之絕緣積 層，則述控制閘極則包含形成於前述絕緣積層上之矽層， 前述氮化膜及矽層之側壁則為與前述鳥嘴部相連接之^化 2〇膜所包覆’前述閘極則包含以與前述石夕層相同之石夕層形成 之電極層。 4.如申請專利範圍帛i項所述之半導體褒置，其中前述浮 動閘極包含形成於前述第i領域上之第i閘極絕緣膜盘妒 成於該第1閘極絕緣膜上之第i妙層，前述控制閘極則包 28 1223898 拾、申請專利範圍 含形成於前述第“夕層上之第2閑極 2閑極絕緣膜上之第2石夕層，、：於。亥第 釗糸彻‘ + a 第2矽層之側壁 則為與則述鳥嘴部相連接之氧化膜所包覆。 5·如申請專利範圍第1項所述之半導體裝置，其中該丰導 =板進而包含第3領域’前述控制間極則包含形成於前 述第3領域内之低電阻領域，前述浮動開極則自前述第】 領域上延伸至前述第3領域上。 6·一種半導體裝置之製造方法，包含有下列程序： ίο
⑷於半導體基板上形成元件分離領域，並區劃出第 1及第2領域； (b)於前述第！領域上形成浮動閘極構造用積層； ⑷於前述浮動間極構造用積層上方與前述第2活性 區域上方形錢㈣導電層與遮罩賴緣層之積層； (d) 將前述遮罩用絕緣層形成閘極形狀；
(e) 於則述第2領域上形成遮罩，並於前述第〗領域中 以前述遮罩用絕緣層作㈣遮罩之用，而㈣前述閉 極用導電層與前述浮動閘極構造用積層，以形成浮動 閘極構造與控制閘極構造； (f) 至少於前述浮動閘極構造之側壁形成氧化膜，· (g) 於前述第1領域上形成遮罩，並於前述第2領域中 以前述遮罩用絕緣層作蝕刻遮罩之用，而蝕刻前述閘 極用導電層，以形成絕緣閘極構造。 7.如申請專利範圍第6項之半導體裝置之製造方法，前 述（b)中，亦層疊穿隧氧化膜、第1矽層、上部閘極絕緣 29 拾、申請專利範圍 層，或形成包含穿隧氧化膜與其上之氮化膜之絕緣積 層。 8·如申請專利範圍第6項之半導體裝置之製造方法，前 述（a)中亦區劃出第3領域，前述（c)中則於前述第2領域 上形成第1厚度之閘極絕緣膜，並於前述第3領域上形 成較前述第i厚度為厚之第2厚度之閘極絕緣膜，再 其上層疊前述閘極用導電層與遮罩用絕緣層。 9·如申請專利範圍第8項之半導體裝置之製造方法，前 述（e)中，亦於前述第3領域内，以前述遮罩用絕緣層作 餘刻遮罩之用，而蝕刻前述閘極用導電層，以形成高 電壓用絕緣閘極，前述（f)中則亦於高電壓用絕緣閘極 側壁形成氧化膜。 10·—種半導體裝置之製造方法，包含下列程序： (a) 於半導體基板上形成元件分離領域，並區劃出第 1、第2及第3領域； (b) 於前述第2領域形成低電阻領域； (c) 於前述第！、第2、第3領域上形成絕緣膜、導電 層及遮罩用絕緣層之積層； (d) 將刖述遮罩用絕緣層形成延伸至前述第1及第2領 域上之浮動閘極形狀與前述第3領域上之絕緣閘極形狀 (e) 於前述第3領域上形成遮罩，並於前述第〗及第2 領域中，以前述遮罩用絕緣層作蝕刻遮罩之用，而蝕 刻前述導電層，以形成自前述第1領域延伸至前述第2 1223898 拾、申請專利範圍 領域上之浮動閘極； (f) 於前述浮動閘極構造之側壁形成氧化膜； (g) 於前述第1及第2領域上形成遮罩，並於前述第3 領域中，以前述遮罩用絕緣層作蝕刻遮罩之用，而蝕 5 刻前述導電層，以形成絕緣閘極。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100575333B1 (ko) * 2003-12-15 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리소자의 제조방법
KR100673206B1 (ko) * 2004-12-28 2007-01-22 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100632640B1 (ko) * 2005-03-10 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP4975622B2 (ja) * 2005-04-15 2012-07-11 東京エレクトロン株式会社 半導体装置の製造方法
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
JP4316540B2 (ja) 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US7898016B2 (en) 2006-11-30 2011-03-01 Seiko Epson Corporation CMOS semiconductor non-volatile memory device
WO2010046873A1 (en) * 2008-10-23 2010-04-29 Nxp B.V. Multi-transistor memory cell
JP2013211448A (ja) * 2012-03-30 2013-10-10 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
CN103854984B (zh) * 2012-12-03 2017-03-01 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
US9111863B2 (en) * 2012-12-03 2015-08-18 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing dummy gate in gate-last process and dummy gate in gate-last process
US9966477B2 (en) * 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014204041A (ja) * 2013-04-08 2014-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104425366B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
JP2015118972A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
TWI538024B (zh) * 2014-01-09 2016-06-11 旺宏電子股份有限公司 半導體元件及其製造方法
CN105448842B (zh) * 2014-08-29 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US9966382B2 (en) * 2016-08-16 2018-05-08 United Microelectronics Corp. Semiconductor structure and method for fabricating the same
US10115625B2 (en) * 2016-12-30 2018-10-30 Globalfoundries Singapore Pte. Ltd. Methods for removal of hard mask
DE102017125541B4 (de) * 2017-06-30 2020-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung
CN107978606B (zh) * 2017-11-20 2020-08-25 上海华力微电子有限公司 一种嵌入式闪存工艺集成方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
US4775642A (en) * 1987-02-02 1988-10-04 Motorola, Inc. Modified source/drain implants in a double-poly non-volatile memory process
JPH03214777A (ja) * 1990-01-19 1991-09-19 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP3397804B2 (ja) * 1992-06-09 2003-04-21 シチズン時計株式会社 不揮発性メモリの製造方法
KR0161402B1 (ko) * 1995-03-22 1998-12-01 김광호 불휘발성 메모리 제조방법
US5789776A (en) 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
JPH10154802A (ja) * 1996-11-22 1998-06-09 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JPH10223782A (ja) 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100234414B1 (ko) * 1997-03-05 1999-12-15 윤종용 불휘발성 메모리장치 및 그 제조방법
JPH1154637A (ja) * 1997-08-06 1999-02-26 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP4326606B2 (ja) * 1998-03-26 2009-09-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2002520807A (ja) * 1998-05-04 2002-07-09 サイプレス セミコンダクター コーポレイション 単一ポリメモリーセルとアレー
JP3895069B2 (ja) * 1999-02-22 2007-03-22 株式会社東芝 半導体装置とその製造方法
JP4212178B2 (ja) * 1999-03-12 2009-01-21 株式会社東芝 半導体集積回路の製造方法
EP1039533A3 (en) * 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
JP2000340773A (ja) * 1999-05-26 2000-12-08 Denso Corp 不揮発性半導体記憶装置及びその製造方法
JP4181284B2 (ja) * 1999-10-14 2008-11-12 松下電器産業株式会社 半導体装置の製造方法
US6294430B1 (en) * 2000-01-31 2001-09-25 Advanced Micro Devices, Inc. Nitridization of the pre-ddi screen oxide
JP2002064157A (ja) * 2000-06-09 2002-02-28 Toshiba Corp 半導体メモリ集積回路及びその製造方法
TW461093B (en) * 2000-07-07 2001-10-21 United Microelectronics Corp Fabrication method for a high voltage electrical erasable programmable read only memory device
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
TW466755B (en) * 2000-12-08 2001-12-01 Macronix Int Co Ltd Manufacturing method of flash memory
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
JP2003023114A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd 半導体集積回路装置およびその製造方法
JP2003031705A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体装置、半導体装置の製造方法
JP2003068889A (ja) * 2001-08-23 2003-03-07 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法

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