JP2002100686A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 電荷保持特性の向上、選択トランジスタを用
いた読み出し動作の安定化、周辺トランジスタの動作速
度の向上を達成する。 【解決手段】 セルトランジスタのゲート絶縁膜中の電
荷蓄積層１１２を、セルのチャネル領域上から素子分離
領域まではみ出さないように形成することにより、チャ
ネル上の電荷蓄積層１１２から素子分離領域上への電荷
の移動現象が起こらず、電荷保持特性が向上する。ま
た、選択トランジスタのゲート絶縁膜にはセルトランジ
スタと異なり電極蓄積層１１２を含めずに構成するた
め、閾値が変動せず読み出し動作が安定する。さらに、
周辺トランジスタでは、ゲート酸化膜に高耐圧が必要な
トランジスタには厚いゲート酸化膜を、高い駆動能力を
必要とするトランジスタには薄いゲート酸化膜を形成す
ることで高速化を実現する。
いた読み出し動作の安定化、周辺トランジスタの動作速
度の向上を達成する。 【解決手段】 セルトランジスタのゲート絶縁膜中の電
荷蓄積層１１２を、セルのチャネル領域上から素子分離
領域まではみ出さないように形成することにより、チャ
ネル上の電荷蓄積層１１２から素子分離領域上への電荷
の移動現象が起こらず、電荷保持特性が向上する。ま
た、選択トランジスタのゲート絶縁膜にはセルトランジ
スタと異なり電極蓄積層１１２を含めずに構成するた
め、閾値が変動せず読み出し動作が安定する。さらに、
周辺トランジスタでは、ゲート酸化膜に高耐圧が必要な
トランジスタには厚いゲート酸化膜を、高い駆動能力を
必要とするトランジスタには薄いゲート酸化膜を形成す
ることで高速化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその製造方法に係わり、特に素子分離法にＳＡ
−ＳＴＩ（Self-Aligned Shallow Trench Isolation）
を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Si）
構造のメモリセルに好適なものに関する。
装置及びその製造方法に係わり、特に素子分離法にＳＡ
−ＳＴＩ（Self-Aligned Shallow Trench Isolation）
を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Si）
構造のメモリセルに好適なものに関する。
【０００２】
【従来の技術】近年、電気的な書き込み・消去可能な不
揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）のメ
モリセルとして、ＭＯＮＯＳ構造を有するセルが提案さ
れている。
揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）のメ
モリセルとして、ＭＯＮＯＳ構造を有するセルが提案さ
れている。
【０００３】図１４に、従来のＭＯＮＯＳ構造のメモリ
セルにおけるゲート電極周辺の縦断面を示し、図１５に
チャネル領域周辺の縦断面を示す。
セルにおけるゲート電極周辺の縦断面を示し、図１５に
チャネル領域周辺の縦断面を示す。
【０００４】ｐ型半導体基板９の表面部分にｎ型ウェル
８が形成され、その上部にｐ型ウェル１が形成され、ｐ
型ウエル１の内部表面にドレイン領域（ｎ型不純物領
域）２、チャネル領域１１、ソース領域（ｎ型不純物領
域）３が形成されている。さらに、チャネル１１上に
は、ボトムシリコン酸化膜４、電荷蓄積層となるＳｉＮ
膜５、トップシリコン酸化膜６、コントロールゲート電
極７が順に積層されている。隣接するセルのそれぞれの
チャネル領域１１は、素子分離領域１０で電気的に分離
されている。
８が形成され、その上部にｐ型ウェル１が形成され、ｐ
型ウエル１の内部表面にドレイン領域（ｎ型不純物領
域）２、チャネル領域１１、ソース領域（ｎ型不純物領
域）３が形成されている。さらに、チャネル１１上に
は、ボトムシリコン酸化膜４、電荷蓄積層となるＳｉＮ
膜５、トップシリコン酸化膜６、コントロールゲート電
極７が順に積層されている。隣接するセルのそれぞれの
チャネル領域１１は、素子分離領域１０で電気的に分離
されている。
【０００５】このような構成を有するＭＯＮＯＳ形のメ
モリセルでは、ゲート絶縁膜としてのＳｉＮ膜５に電荷
を注入してその電荷捕獲中心位置に電荷をトラップさせ
たり、あるいはトラップさせた電荷をＳｉＮ膜中から引
き出したりすることで、セルの閾値を制御し、メモリ機
能を持たせている。
モリセルでは、ゲート絶縁膜としてのＳｉＮ膜５に電荷
を注入してその電荷捕獲中心位置に電荷をトラップさせ
たり、あるいはトラップさせた電荷をＳｉＮ膜中から引
き出したりすることで、セルの閾値を制御し、メモリ機
能を持たせている。
【０００６】ＭＯＮＯＳ型のメモリセルを有する不揮発
性メモリでは、次の様にして書き込み、消去、及び読み
出しが行われている（ここで、「書き込み」は電子をＳ
ｉＮ膜中に注入すること、「消去」は電子をＳｉＮ膜中
から引き抜くことにそれぞれ対応するものとする）。
性メモリでは、次の様にして書き込み、消去、及び読み
出しが行われている（ここで、「書き込み」は電子をＳ
ｉＮ膜中に注入すること、「消去」は電子をＳｉＮ膜中
から引き抜くことにそれぞれ対応するものとする）。
【０００７】先ず、書き込み方法としては、図１６に示
されたように、コントロールゲート電極７に書き込み電
位（＋Ｖpg）を印加し、ウェル領域１とソース領域３、
ドレイン領域２とを接地することで、ＳｉＮ膜５に高電
界をかけて、ＳｉＮ膜５中に電子をＦＮ（Fowler-Nordh
eim）注入させる。
されたように、コントロールゲート電極７に書き込み電
位（＋Ｖpg）を印加し、ウェル領域１とソース領域３、
ドレイン領域２とを接地することで、ＳｉＮ膜５に高電
界をかけて、ＳｉＮ膜５中に電子をＦＮ（Fowler-Nordh
eim）注入させる。
【０００８】消去方法としては、図１７に示されたよう
に、コントロールゲート７に負の消去電位（−Ｖeg）と
ウェル１に正電位（＋Ｖew）を印加し、ＳｉＮ膜５に高
電界をかけることで、ＳｉＮ膜５中の電子を半導体基板
９側にＦＮトンネルさせる。
に、コントロールゲート７に負の消去電位（−Ｖeg）と
ウェル１に正電位（＋Ｖew）を印加し、ＳｉＮ膜５に高
電界をかけることで、ＳｉＮ膜５中の電子を半導体基板
９側にＦＮトンネルさせる。
【０００９】
【発明が解決しようとする課題】しかし、従来のＭＯＮ
ＯＳ型のメモリセルを不揮発性半導体記憶装置において
用いた場合、次のような第１、第２、第３の問題が存在
した。
ＯＳ型のメモリセルを不揮発性半導体記憶装置において
用いた場合、次のような第１、第２、第３の問題が存在
した。
【００１０】第１に、従来はゲート絶縁膜を形成する場
合、素子分離領域１０を形成した後、ボトムシリコン酸
化膜４、ＳｉＮ膜５、トップシリコン酸化膜６を形成し
ていた。
合、素子分離領域１０を形成した後、ボトムシリコン酸
化膜４、ＳｉＮ膜５、トップシリコン酸化膜６を形成し
ていた。
【００１１】このため、図１８に示されたように、電荷
蓄積層としてのＳｉＮ膜５が、チャネル領域１１上のみ
ならず、素子分離領域１０上にも形成されてしまう。こ
のように、電荷蓄積層がチャネル領域から素子分離領域
まで拡がって形成されると、書き込みによりチャネル領
域上の電荷蓄積層に電荷が注入されても、自己電界と熱
的な励起現象とにより、電荷蓄積層内での電荷の拡散が
発生しチャネル領域から素子分離領域に向かって移動す
る。
蓄積層としてのＳｉＮ膜５が、チャネル領域１１上のみ
ならず、素子分離領域１０上にも形成されてしまう。こ
のように、電荷蓄積層がチャネル領域から素子分離領域
まで拡がって形成されると、書き込みによりチャネル領
域上の電荷蓄積層に電荷が注入されても、自己電界と熱
的な励起現象とにより、電荷蓄積層内での電荷の拡散が
発生しチャネル領域から素子分離領域に向かって移動す
る。
【００１２】この電荷の移動により、チャネル上の電荷
量が減少し、セルの電荷保持特性が劣化する。このよう
な現象の発生を抑制するため、図１９に示されたよう
に、素子分離領域１０上で分離領域１２を設け、電荷蓄
積層としてのＳｉＮ膜５の分離を行うことも考えられ
る。
量が減少し、セルの電荷保持特性が劣化する。このよう
な現象の発生を抑制するため、図１９に示されたよう
に、素子分離領域１０上で分離領域１２を設け、電荷蓄
積層としてのＳｉＮ膜５の分離を行うことも考えられ
る。
【００１３】しかし、このような方法を用いたとして
も、ＳｉＮ膜５はチャネル領域１１上にのみ収まらず、
素子分離領域１０まではみ出す部分１３が存在し、電荷
保持特性を十分に改善することができなかった。
も、ＳｉＮ膜５はチャネル領域１１上にのみ収まらず、
素子分離領域１０まではみ出す部分１３が存在し、電荷
保持特性を十分に改善することができなかった。
【００１４】また、ＦＮトンネルによって書き込み、消
去を行うＭＯＮＯＳ型セルで、ワード線、ビット線によ
るマトリクス型のセルアレイを構成する場合、誤書き込
みを防ぐために選択トランジスタが必要となる。
去を行うＭＯＮＯＳ型セルで、ワード線、ビット線によ
るマトリクス型のセルアレイを構成する場合、誤書き込
みを防ぐために選択トランジスタが必要となる。
【００１５】図２０に示されるように、ＮＯＲ型セルア
レイでは、各メモリセルＭＣ１毎に、１つのメモリセル
トランジスタＭＴ１と、２つの選択トランジスタＳＴ１
及びＳＴ２が必要となる。
レイでは、各メモリセルＭＣ１毎に、１つのメモリセル
トランジスタＭＴ１と、２つの選択トランジスタＳＴ１
及びＳＴ２が必要となる。
【００１６】ＮＡＮＤ型セルアレイでは、図２１に示さ
れたように、各メモリセルＭＣ１１毎に、直列に接続さ
れたメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ（ｎは
１以上の整数）と、二つの選択トランジスタＳＴ１１及
びＳＴ１２が必要となる。
れたように、各メモリセルＭＣ１１毎に、直列に接続さ
れたメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ（ｎは
１以上の整数）と、二つの選択トランジスタＳＴ１１及
びＳＴ１２が必要となる。
【００１７】この両者を比較すると、メモリセルトラン
ジスタに対する選択トランジスタの数は、ＮＡＮＤ型の
方が少ないため、微細化に対しては有利である。
ジスタに対する選択トランジスタの数は、ＮＡＮＤ型の
方が少ないため、微細化に対しては有利である。
【００１８】ここで、選択トランジスタのゲート絶縁膜
を形成するにあたって、次のような第２の問題が存在し
た。
を形成するにあたって、次のような第２の問題が存在し
た。
【００１９】メモリセルと選択トランジスタとは、セル
アレイ内で隣接して形成する。従来は、メモリセルと選
択トランジスタとにおいて、ゲート絶縁膜を作り分けず
に同一の構成としていた。このため、選択トランジスタ
のゲート絶縁膜には、メモリセルと同様に電荷蓄積層を
含むこととなり、選択トランジスタの閾値が変動し、メ
モリセルの読み出し動作が不安定になっていた。
アレイ内で隣接して形成する。従来は、メモリセルと選
択トランジスタとにおいて、ゲート絶縁膜を作り分けず
に同一の構成としていた。このため、選択トランジスタ
のゲート絶縁膜には、メモリセルと同様に電荷蓄積層を
含むこととなり、選択トランジスタの閾値が変動し、メ
モリセルの読み出し動作が不安定になっていた。
【００２０】第３に、セルアレイの周辺領域に配置され
たトランジスタには、高耐圧が要求されるトランジスタ
と、高耐圧は要求されず高い駆動能力が必要なトランジ
スタとが存在する。従来は、周辺トランジスタに同一の
ゲート絶縁膜を用いていたため、高耐圧が要求されるト
ランジスタに合わせて厚い絶縁膜を形成していた。この
結果、高速動作が必要なトランジスタにおいても閾値を
低く設定して駆動能力を高くすることができず動作速度
の低下を招いていた。
たトランジスタには、高耐圧が要求されるトランジスタ
と、高耐圧は要求されず高い駆動能力が必要なトランジ
スタとが存在する。従来は、周辺トランジスタに同一の
ゲート絶縁膜を用いていたため、高耐圧が要求されるト
ランジスタに合わせて厚い絶縁膜を形成していた。この
結果、高速動作が必要なトランジスタにおいても閾値を
低く設定して駆動能力を高くすることができず動作速度
の低下を招いていた。
【００２１】本発明は上記事情に鑑み、電荷保持特性の
向上、選択トランジスタを用いた読み出し動作の安定
化、周辺トランジスタの動作速度の向上を達成すること
が可能な不揮発性半導体記憶装置を提供することを目的
とする。
向上、選択トランジスタを用いた読み出し動作の安定
化、周辺トランジスタの動作速度の向上を達成すること
が可能な不揮発性半導体記憶装置を提供することを目的
とする。
【００２２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板と、前記半導体基板の表面上に
形成された第１のゲート絶縁膜及び第１のゲート電極を
含む第１のトランジスタと、前記半導体基板の表面上に
形成された第２のゲート絶縁膜及び第２のゲート電極を
含む第２のトランジスタとを備え、前記第１のゲート絶
縁膜は電荷蓄積層を含み、前記第２のゲート絶縁膜は電
荷蓄積層を含まず、記第１のトランジスタと前記第２の
トランジスタとは、トレンチにより素子分離されてお
り、前記第１のトランジスタにおける前記電荷蓄積層は
素子領域にのみ存在することを特徴とする。
記憶装置は、半導体基板と、前記半導体基板の表面上に
形成された第１のゲート絶縁膜及び第１のゲート電極を
含む第１のトランジスタと、前記半導体基板の表面上に
形成された第２のゲート絶縁膜及び第２のゲート電極を
含む第２のトランジスタとを備え、前記第１のゲート絶
縁膜は電荷蓄積層を含み、前記第２のゲート絶縁膜は電
荷蓄積層を含まず、記第１のトランジスタと前記第２の
トランジスタとは、トレンチにより素子分離されてお
り、前記第１のトランジスタにおける前記電荷蓄積層は
素子領域にのみ存在することを特徴とする。
【００２３】前記第１のゲート絶縁膜は、膜厚が１ｎｍ
以上で１０ｎｍ以下のボトムシリコン酸化膜と、膜厚が
０．５ｎｍ以上で７ｎｍ以下の前記電荷蓄積層としての
シリコン窒化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下の
トップシリコン酸化膜を有し、前記ボトムシリコン酸化
膜の膜厚が前記トップシリコン酸化膜の膜厚より薄くし
てもよい。
以上で１０ｎｍ以下のボトムシリコン酸化膜と、膜厚が
０．５ｎｍ以上で７ｎｍ以下の前記電荷蓄積層としての
シリコン窒化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下の
トップシリコン酸化膜を有し、前記ボトムシリコン酸化
膜の膜厚が前記トップシリコン酸化膜の膜厚より薄くし
てもよい。
【００２４】または、前記第１のゲート絶縁膜は、膜厚
が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜
と、前記電荷蓄積層としてのタンタル酸化膜と、膜厚が
５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有
し、前記ボトムシリコン酸化膜の膜厚が前記トップシリ
コン酸化膜の膜厚より薄くすることもできる。
が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜
と、前記電荷蓄積層としてのタンタル酸化膜と、膜厚が
５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有
し、前記ボトムシリコン酸化膜の膜厚が前記トップシリ
コン酸化膜の膜厚より薄くすることもできる。
【００２５】あるいは、前記第１のゲート絶縁膜は、膜
厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜
と、前記電荷蓄積層としてのチタン酸ストロンチウム膜
又はバリウムチタン酸ストロンチウム膜と、膜厚が５ｎ
ｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、
前記ボトムシリコン酸化膜の膜厚が前記トップシリコン
酸化膜の膜厚より薄いようにしてもよい。
厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜
と、前記電荷蓄積層としてのチタン酸ストロンチウム膜
又はバリウムチタン酸ストロンチウム膜と、膜厚が５ｎ
ｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、
前記ボトムシリコン酸化膜の膜厚が前記トップシリコン
酸化膜の膜厚より薄いようにしてもよい。
【００２６】前記不揮発性半導体記憶装置はセルアレイ
を有し、前記セルアレイはセルトランジスタとして前記
第１のトランジスタ、選択トランジスタとして前記第２
のトランジスタを有し、前記第２のトランジスタにおけ
る前記第２のゲート絶縁膜は、膜厚が５ｎｍ以上で１５
ｎｍ以下のシリコン酸化膜を有することもできる。
を有し、前記セルアレイはセルトランジスタとして前記
第１のトランジスタ、選択トランジスタとして前記第２
のトランジスタを有し、前記第２のトランジスタにおけ
る前記第２のゲート絶縁膜は、膜厚が５ｎｍ以上で１５
ｎｍ以下のシリコン酸化膜を有することもできる。
【００２７】前記不揮発性半導体記憶装置は、前記セル
アレイの周辺領域に周辺トランジスタを備え、前記周辺
トランジスタは、前記半導体基板の表面上に形成された
第３のゲート絶縁膜及び第３のゲート電極を含む第１の
周辺トランジスタと、前記半導体基板の表面上に形成さ
れた第４のゲート絶縁膜及び第４のゲート電極を含む第
２の周辺トランジスタとを有し、前記第３のゲート絶縁
膜と前記第４のゲート絶縁膜とは膜厚が異なるようにし
てもよい。
アレイの周辺領域に周辺トランジスタを備え、前記周辺
トランジスタは、前記半導体基板の表面上に形成された
第３のゲート絶縁膜及び第３のゲート電極を含む第１の
周辺トランジスタと、前記半導体基板の表面上に形成さ
れた第４のゲート絶縁膜及び第４のゲート電極を含む第
２の周辺トランジスタとを有し、前記第３のゲート絶縁
膜と前記第４のゲート絶縁膜とは膜厚が異なるようにし
てもよい。
【００２８】本発明の不揮発性半導体記憶装置の製造方
法は、セルトランジスタと選択トランジスタとを含むセ
ルアレイを有する装置の製造方法であって、半導体基板
の表面上に、前記セルトランジスタ用のゲート絶縁膜と
して、電荷蓄積層を含む第１のゲート絶縁膜を形成する
工程と、前記半導体基板の表面上に、前記選択トランジ
スタ用のゲート絶縁膜として、電荷蓄積層を含まない第
２のゲート絶縁膜を形成する工程と、前記セルトランジ
スタが形成される素子領域と前記選択トランジスタが形
成される素子領域との間にトレンチを形成して素子分離
を行う工程とを備え、前記セルトランジスタにおける前
記電荷蓄積層は、前記素子領域にのみ存在するようにし
てなることを特徴とする。
法は、セルトランジスタと選択トランジスタとを含むセ
ルアレイを有する装置の製造方法であって、半導体基板
の表面上に、前記セルトランジスタ用のゲート絶縁膜と
して、電荷蓄積層を含む第１のゲート絶縁膜を形成する
工程と、前記半導体基板の表面上に、前記選択トランジ
スタ用のゲート絶縁膜として、電荷蓄積層を含まない第
２のゲート絶縁膜を形成する工程と、前記セルトランジ
スタが形成される素子領域と前記選択トランジスタが形
成される素子領域との間にトレンチを形成して素子分離
を行う工程とを備え、前記セルトランジスタにおける前
記電荷蓄積層は、前記素子領域にのみ存在するようにし
てなることを特徴とする。
【００２９】また本発明の製造方法は、セルトランジス
タと選択トランジスタとを含むセルアレイと、周辺トラ
ンジスタを含む周辺回路とを有する装置の製造方法であ
って、半導体基板の表面上に、前記セルトランジスタ用
のゲート絶縁膜として、電荷蓄積層を含む第１のゲート
絶縁膜を形成する工程と、前記半導体基板の表面上に、
前記選択トランジスタ用のゲート絶縁膜として、電荷蓄
積層を含まない第２のゲート絶縁膜を形成する工程と、
前記半導体基板の表面上に、前記周辺トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第３のゲー
ト絶縁膜を形成する工程と、前記セルトランジスタが形
成される素子領域、前記選択トランジスタが形成される
素子領域、前記周辺トランジスタが形成される素子領域
の間にトレンチを形成して素子分離を行う工程とを備
え、前記第２のゲート絶縁膜を形成する工程と前記第３
のゲート絶縁膜を形成する工程とは同時に行われ、また
前記セルトランジスタにおける前記電荷蓄積層は前記素
子領域にのみ存在するようにしてなることを特徴とす
る。
タと選択トランジスタとを含むセルアレイと、周辺トラ
ンジスタを含む周辺回路とを有する装置の製造方法であ
って、半導体基板の表面上に、前記セルトランジスタ用
のゲート絶縁膜として、電荷蓄積層を含む第１のゲート
絶縁膜を形成する工程と、前記半導体基板の表面上に、
前記選択トランジスタ用のゲート絶縁膜として、電荷蓄
積層を含まない第２のゲート絶縁膜を形成する工程と、
前記半導体基板の表面上に、前記周辺トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第３のゲー
ト絶縁膜を形成する工程と、前記セルトランジスタが形
成される素子領域、前記選択トランジスタが形成される
素子領域、前記周辺トランジスタが形成される素子領域
の間にトレンチを形成して素子分離を行う工程とを備
え、前記第２のゲート絶縁膜を形成する工程と前記第３
のゲート絶縁膜を形成する工程とは同時に行われ、また
前記セルトランジスタにおける前記電荷蓄積層は前記素
子領域にのみ存在するようにしてなることを特徴とす
る。
【００３０】あるいは本発明の製造方法は、セルトラン
ジスタと選択トランジスタとを含むセルアレイと、第１
の周辺トランジスタ及び第２の周辺トランジスタを含む
周辺回路とを有する装置の製造方法において、半導体基
板の表面上に、前記セルトランジスタ用のゲート絶縁膜
として、電荷蓄積層を含む第１のゲート絶縁膜を形成す
る工程と、前記半導体基板の表面上に、前記選択トラン
ジスタ用のゲート絶縁膜として、電荷蓄積層を含まない
第２のゲート絶縁膜を形成する工程と、前記半導体基板
の表面上に、前記第１の周辺トランジスタ用のゲート絶
縁膜として、電荷蓄積層を含まない第３のゲート絶縁膜
を形成する工程と、前記半導体基板の表面上に、前記第
２の周辺トランジスタ用のゲート絶縁膜として、電荷蓄
積層を含まず、前記第３のゲート絶縁膜より膜厚が薄い
第４のゲート絶縁膜を形成する工程と、前記セルトラン
ジスタが形成される素子領域、前記選択トランジスタが
形成される素子領域、及び前記第１、第２の周辺トラン
ジスタが形成される素子領域の間にトレンチを形成して
素子分離を行う工程とを備え、前記第２のゲート絶縁膜
を形成する工程と前記第３のゲート絶縁膜を形成する工
程とは同時に行われ、また前記セルトランジスタにおけ
る前記電荷蓄積層は前記素子領域にのみ存在するように
してなることを特徴とする。
ジスタと選択トランジスタとを含むセルアレイと、第１
の周辺トランジスタ及び第２の周辺トランジスタを含む
周辺回路とを有する装置の製造方法において、半導体基
板の表面上に、前記セルトランジスタ用のゲート絶縁膜
として、電荷蓄積層を含む第１のゲート絶縁膜を形成す
る工程と、前記半導体基板の表面上に、前記選択トラン
ジスタ用のゲート絶縁膜として、電荷蓄積層を含まない
第２のゲート絶縁膜を形成する工程と、前記半導体基板
の表面上に、前記第１の周辺トランジスタ用のゲート絶
縁膜として、電荷蓄積層を含まない第３のゲート絶縁膜
を形成する工程と、前記半導体基板の表面上に、前記第
２の周辺トランジスタ用のゲート絶縁膜として、電荷蓄
積層を含まず、前記第３のゲート絶縁膜より膜厚が薄い
第４のゲート絶縁膜を形成する工程と、前記セルトラン
ジスタが形成される素子領域、前記選択トランジスタが
形成される素子領域、及び前記第１、第２の周辺トラン
ジスタが形成される素子領域の間にトレンチを形成して
素子分離を行う工程とを備え、前記第２のゲート絶縁膜
を形成する工程と前記第３のゲート絶縁膜を形成する工
程とは同時に行われ、また前記セルトランジスタにおけ
る前記電荷蓄積層は前記素子領域にのみ存在するように
してなることを特徴とする。
【００３１】前記第１及び第２のゲート絶縁膜は、ＨＴ
Ｏ膜を最上層として含むことができる。
Ｏ膜を最上層として含むことができる。
【００３２】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３３】本実施の形態によるＮＡＮＤ型セルアレイ
構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置の構
成とその製造方法について、図１〜図１３を用いて説明
する。
構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置の構
成とその製造方法について、図１〜図１３を用いて説明
する。
【００３４】本実施の形態では、周辺トランジスタのゲ
ート酸化膜として、ＨＶ（High Voltage）系の厚いゲー
ト酸化膜と、ＬＶ（Low Voltage）系の薄いゲート酸化
膜との２種類の膜厚の酸化膜を形成し、さらにＨＶ系の
ゲート酸化膜と同様の酸化膜をセルアレイ中の選択トラ
ンジスタのゲート酸化膜として形成する。
ート酸化膜として、ＨＶ（High Voltage）系の厚いゲー
ト酸化膜と、ＬＶ（Low Voltage）系の薄いゲート酸化
膜との２種類の膜厚の酸化膜を形成し、さらにＨＶ系の
ゲート酸化膜と同様の酸化膜をセルアレイ中の選択トラ
ンジスタのゲート酸化膜として形成する。
【００３５】図１に示されたように、ｐ型半導体基板１
０１に熱酸化法等によりパッド酸化膜１０２を例えば１
０ｎｍの膜厚で形成し、パターニングを行う。
０１に熱酸化法等によりパッド酸化膜１０２を例えば１
０ｎｍの膜厚で形成し、パターニングを行う。
【００３６】レジスト膜１０３を用いて、半導体基板１
０１の表面部分に、所望の深さ及び不純物プロファイル
となるようにｎ型不純物としてリンをイオン注入して深
いｎ型ウェル１０４を形成する。このｎ型ウェル１０４
の表面部分に、ｐ型不純物としてボロンを所望の深さ及
び不純物濃度となるようにｐ型ウェル１０５を形成す
る。
０１の表面部分に、所望の深さ及び不純物プロファイル
となるようにｎ型不純物としてリンをイオン注入して深
いｎ型ウェル１０４を形成する。このｎ型ウェル１０４
の表面部分に、ｐ型不純物としてボロンを所望の深さ及
び不純物濃度となるようにｐ型ウェル１０５を形成す
る。
【００３７】レジスト膜１０３を除去し、図２に示され
たようにレジスト膜１０７を形成し、ｎ型不純物をイオ
ン注入してｐ型ウェル１０５の外周部分にｎ型ウェル１
０６を形成する。
たようにレジスト膜１０７を形成し、ｎ型不純物をイオ
ン注入してｐ型ウェル１０５の外周部分にｎ型ウェル１
０６を形成する。
【００３８】図３に示されたようにパッド酸化膜１０２
を除去する。そして、メモリセルのボトム酸化膜１１１
となるシリコン酸化膜を、例えば熱酸化法により３ｎｍ
の膜厚に形成し、さらにメモリセルの電荷蓄積層となる
ＳｉＮ膜１１２を、例えば０．５ｎｍ〜３ｎｍの膜厚に
堆積する。このとき、ボトム酸化膜の信頼性向上のため
に、Ｎ2Ｏ，ＮＨ3により窒化し、オキシナイトライド化
することもできる。
を除去する。そして、メモリセルのボトム酸化膜１１１
となるシリコン酸化膜を、例えば熱酸化法により３ｎｍ
の膜厚に形成し、さらにメモリセルの電荷蓄積層となる
ＳｉＮ膜１１２を、例えば０．５ｎｍ〜３ｎｍの膜厚に
堆積する。このとき、ボトム酸化膜の信頼性向上のため
に、Ｎ2Ｏ，ＮＨ3により窒化し、オキシナイトライド化
することもできる。
【００３９】表面全体にレジストを塗布し、周辺領域と
セルアレイ内の選択トランジスタの形成領域とを開口
し、セル形成部分を覆うように、現像処理を行ってレジ
ストをパターニングし、レジスト膜１５１を形成する。
このレジスト膜１５１をマスクとしてＳｉＮ膜１１２に
ＲＩＥ（Reactive Ion Etching）を行い、開口部におけ
る部分を除去する。この加工により、セル形成部分にの
みにＳｉＮ膜１１２が残る。
セルアレイ内の選択トランジスタの形成領域とを開口
し、セル形成部分を覆うように、現像処理を行ってレジ
ストをパターニングし、レジスト膜１５１を形成する。
このレジスト膜１５１をマスクとしてＳｉＮ膜１１２に
ＲＩＥ（Reactive Ion Etching）を行い、開口部におけ
る部分を除去する。この加工により、セル形成部分にの
みにＳｉＮ膜１１２が残る。
【００４０】図４に示された断面は、セルアレイ内にお
ける素子の縦断面であって、レジスト膜１１３が開口さ
れた部分は選択トランジスタを形成する領域である。レ
ジスト膜１１２を剥離した後、ウェットエッチングによ
り開口部におけるボトム酸化膜１１１を除去する。そし
て、熱酸化法を用いて第１のゲート酸化工程を行い、基
板１０１の表面を酸化して第１のゲート酸化膜１１３を
例えば５ｎｍの膜厚で形成する。この時、ＳｉＮ膜１１
２の残っているセル形成部分における基板表面は酸化さ
れない。
ける素子の縦断面であって、レジスト膜１１３が開口さ
れた部分は選択トランジスタを形成する領域である。レ
ジスト膜１１２を剥離した後、ウェットエッチングによ
り開口部におけるボトム酸化膜１１１を除去する。そし
て、熱酸化法を用いて第１のゲート酸化工程を行い、基
板１０１の表面を酸化して第１のゲート酸化膜１１３を
例えば５ｎｍの膜厚で形成する。この時、ＳｉＮ膜１１
２の残っているセル形成部分における基板表面は酸化さ
れない。
【００４１】図５にあるように、レジストを塗布し、周
辺領域のうちＬＶ系のゲート酸化膜を形成する領域が除
去されるようにパターニングし、レジスト膜１１４を形
成する。このレジスト膜１１４をマスクとしてウェット
エッチングを行い、ＬＶ系トランジスタの形成領域上の
第１のゲート酸化膜１１３を除去する。
辺領域のうちＬＶ系のゲート酸化膜を形成する領域が除
去されるようにパターニングし、レジスト膜１１４を形
成する。このレジスト膜１１４をマスクとしてウェット
エッチングを行い、ＬＶ系トランジスタの形成領域上の
第１のゲート酸化膜１１３を除去する。
【００４２】レジスト膜１１４を除去した後に、ウェー
ハ全面に再度ウェット処理を行い、第１のゲート酸化膜
１１３を１〜２ｎｍ程度ウェットエッチングする。
ハ全面に再度ウェット処理を行い、第１のゲート酸化膜
１１３を１〜２ｎｍ程度ウェットエッチングする。
【００４３】図６に示されたように、熱酸化法を用いて
第２のゲート酸化工程を行い、基板を酸化してＬＶ系ト
ランジスタの形成領域上に第２のゲート酸化膜１２１を
２ｎｍの膜厚で形成する。全面にＨＴＯ（High Tempera
ture Oxide）膜１２２を、例えば５ｎｍの膜厚で堆積す
ることで、ＳｉＮ膜１１２上にトップ酸化膜１５０を形
成する。
第２のゲート酸化工程を行い、基板を酸化してＬＶ系ト
ランジスタの形成領域上に第２のゲート酸化膜１２１を
２ｎｍの膜厚で形成する。全面にＨＴＯ（High Tempera
ture Oxide）膜１２２を、例えば５ｎｍの膜厚で堆積す
ることで、ＳｉＮ膜１１２上にトップ酸化膜１５０を形
成する。
【００４４】この後で、ＨＴＯ膜１２２を高密度化する
ため、追加のアニール処理あるいは酸化工程等の熱処
理、あるいはＮ2Ｏ、ＮＨ3による窒化でオキシナイトラ
イド化することで、ゲート絶縁膜の信頼性を向上させる
ことができる。
ため、追加のアニール処理あるいは酸化工程等の熱処
理、あるいはＮ2Ｏ、ＮＨ3による窒化でオキシナイトラ
イド化することで、ゲート絶縁膜の信頼性を向上させる
ことができる。
【００４５】図７に示されるように、ゲート電極となる
多結晶シリコン膜１２３を堆積する。ここで、周辺領域
におけるＨＶ系トランジスタのゲート酸化膜と、メモリ
セル領域における選択トランジスタのゲート酸化膜は、
第１のゲート酸化膜１１３と第２のゲート酸化膜１２１
の積層されたシリコン酸化膜と、ＨＴＯ膜１２２との積
層酸化膜で構成される。
多結晶シリコン膜１２３を堆積する。ここで、周辺領域
におけるＨＶ系トランジスタのゲート酸化膜と、メモリ
セル領域における選択トランジスタのゲート酸化膜は、
第１のゲート酸化膜１１３と第２のゲート酸化膜１２１
の積層されたシリコン酸化膜と、ＨＴＯ膜１２２との積
層酸化膜で構成される。
【００４６】一方、周辺領域におけるＬＶ系トランジス
タのゲート酸化膜は、第２のゲート酸化膜１２１とＨＴ
Ｏ膜１２２の積層酸化膜で構成される。
タのゲート酸化膜は、第２のゲート酸化膜１２１とＨＴ
Ｏ膜１２２の積層酸化膜で構成される。
【００４７】ここで、ボトム酸化膜よりもトップ酸化膜
の膜厚を厚くすることで、電荷蓄積層に注入された電荷
が書き込み／消去時に移動する現象が、ボトム酸化膜側
でより発生し易いようにすることができる。
の膜厚を厚くすることで、電荷蓄積層に注入された電荷
が書き込み／消去時に移動する現象が、ボトム酸化膜側
でより発生し易いようにすることができる。
【００４８】次に、活性領域を形成する工程について、
メモリセル部における素子分離形成を示した図７〜１３
を用いて説明する。
メモリセル部における素子分離形成を示した図７〜１３
を用いて説明する。
【００４９】図７に示されたように、基板表面にトレン
チを形成するためのエッチング時にマスク材となるよう
に、多結晶シリコン膜１２３上にシリコン窒化膜１２４
を７０ｎｍの膜厚で堆積する。シリコン窒化膜１２４上
に、ＴＥＯＳ系またはシラン系の酸化膜１２５を２００
ｎｍの膜厚で堆積し、その表面上にレジストを塗布す
る。活性領域を覆うように現像し、素子分離領域が除去
されたレジスト膜１５２を形成する。
チを形成するためのエッチング時にマスク材となるよう
に、多結晶シリコン膜１２３上にシリコン窒化膜１２４
を７０ｎｍの膜厚で堆積する。シリコン窒化膜１２４上
に、ＴＥＯＳ系またはシラン系の酸化膜１２５を２００
ｎｍの膜厚で堆積し、その表面上にレジストを塗布す
る。活性領域を覆うように現像し、素子分離領域が除去
されたレジスト膜１５２を形成する。
【００５０】このレジスト膜１５２をマスクとして用い
てマスク材としてのシリコン酸化膜１２５、シリコン窒
化膜１２４を上から順にＲＩＥ法を用いてエッチングし
て除去する。この後、レジスト膜１５２を除去する。こ
れにより、活性領域のパターンがレジスト膜１５２から
シリコン酸化膜１２５及びシリコン窒化膜１２４に転写
される。
てマスク材としてのシリコン酸化膜１２５、シリコン窒
化膜１２４を上から順にＲＩＥ法を用いてエッチングし
て除去する。この後、レジスト膜１５２を除去する。こ
れにより、活性領域のパターンがレジスト膜１５２から
シリコン酸化膜１２５及びシリコン窒化膜１２４に転写
される。
【００５１】図８に示されたように、シリコン酸化膜１
２５及びシリコン窒化膜１２４の積層膜をハードマスク
として、ゲートとなる多結晶シリコン膜１２３と、メモ
リセル領域におけるゲート酸化膜、周辺領域におけるＨ
Ｖ系トランジスタのゲート酸化膜、ＬＶ系トランジスタ
のゲート酸化膜、さらに半導体基板１０１をＲＩＥ法に
より基板表面から２００ｎｍ程度の深さにエッチングし
て素子分離用のトレンチ１２６を形成する。このとき、
メモリセルと選択トランジスタとの境界領域は、活性領
域上の場合、メモリセルと選択トランジスタとの中間に
設定する。
２５及びシリコン窒化膜１２４の積層膜をハードマスク
として、ゲートとなる多結晶シリコン膜１２３と、メモ
リセル領域におけるゲート酸化膜、周辺領域におけるＨ
Ｖ系トランジスタのゲート酸化膜、ＬＶ系トランジスタ
のゲート酸化膜、さらに半導体基板１０１をＲＩＥ法に
より基板表面から２００ｎｍ程度の深さにエッチングし
て素子分離用のトレンチ１２６を形成する。このとき、
メモリセルと選択トランジスタとの境界領域は、活性領
域上の場合、メモリセルと選択トランジスタとの中間に
設定する。
【００５２】図９に示されたように、半導体基板１０１
に熱酸化を行い、例えば３〜６ｎｍの膜厚のシリコン酸
化膜１３１を形成する。このシリコン酸化膜１３１は、
半導体基板１０１を保護するために形成する。
に熱酸化を行い、例えば３〜６ｎｍの膜厚のシリコン酸
化膜１３１を形成する。このシリコン酸化膜１３１は、
半導体基板１０１を保護するために形成する。
【００５３】表面全体に、トレンチ１２６の埋め込み材
となるシリコン酸化膜１３２を堆積する。堆積方法とし
ては、例えばＴＥＯＳ系酸化膜をＣＶＤ法により堆積
し、あるいはシラン系酸化膜をＨＤＰ（High Density P
lazama）法により堆積してもよく、半導体基板１０１の
トレンチ１２６からシリコン酸化膜１２５まで十分に埋
まる条件で堆積する。図９に、ＨＤＰ法によりシリコン
酸化膜１３２を埋め込んだ状態を示す。
となるシリコン酸化膜１３２を堆積する。堆積方法とし
ては、例えばＴＥＯＳ系酸化膜をＣＶＤ法により堆積
し、あるいはシラン系酸化膜をＨＤＰ（High Density P
lazama）法により堆積してもよく、半導体基板１０１の
トレンチ１２６からシリコン酸化膜１２５まで十分に埋
まる条件で堆積する。図９に、ＨＤＰ法によりシリコン
酸化膜１３２を埋め込んだ状態を示す。
【００５４】次に、図１０に示されたように、ＣＭＰ
（Chemical Mechanical Polishing）法により、シリコ
ン酸化膜１３２を研磨して平坦化する。この研磨工程に
おいて、シリコン窒化膜１２４が研磨のストッパーとな
る。
（Chemical Mechanical Polishing）法により、シリコ
ン酸化膜１３２を研磨して平坦化する。この研磨工程に
おいて、シリコン窒化膜１２４が研磨のストッパーとな
る。
【００５５】この後、９００℃以上の高温アニールを行
って、トレンチ１２６の埋め込みにより発生したストレ
スを解放する。
って、トレンチ１２６の埋め込みにより発生したストレ
スを解放する。
【００５６】次に、バッファードＨＦ等によるウェット
処理を行い、トレンチに埋めこまれたシリコン酸化膜１
２６の表面の微小なスクラッチ傷や、研磨時についた異
物をリフトオフすることで除去する。
処理を行い、トレンチに埋めこまれたシリコン酸化膜１
２６の表面の微小なスクラッチ傷や、研磨時についた異
物をリフトオフすることで除去する。
【００５７】図１１に示されたように、シリコン窒化膜
１２４にホットリン酸でウェットエッチングを行って除
去する。さらに、トレンチ１２６の埋め込みシリコン酸
化膜１３２のコーナー１２６ａをウェットエッチングに
より丸める処理を行う。そして、ゲート配線となるリン
が導入された多結晶シリコン膜１３３を、例えば７０ｎ
ｍの膜厚で堆積する。
１２４にホットリン酸でウェットエッチングを行って除
去する。さらに、トレンチ１２６の埋め込みシリコン酸
化膜１３２のコーナー１２６ａをウェットエッチングに
より丸める処理を行う。そして、ゲート配線となるリン
が導入された多結晶シリコン膜１３３を、例えば７０ｎ
ｍの膜厚で堆積する。
【００５８】この後、多結晶シリコン膜１３３から多結
晶シリコン膜１２３に不純物を拡散させるため、熱工程
を例えば８５０℃３０分行う。
晶シリコン膜１２３に不純物を拡散させるため、熱工程
を例えば８５０℃３０分行う。
【００５９】次に、多結晶シリコン膜１３３上にタング
ステンシリサイド（ＷＳｉ）膜１４１を、例えば５０ｎ
ｍの膜厚で堆積し、ゲート電極加工時のマスク材となる
ＴＥＯＳ系酸化膜１４２を、例えば２００ｎｍの膜厚で
ＣＶＤ法により堆積する。
ステンシリサイド（ＷＳｉ）膜１４１を、例えば５０ｎ
ｍの膜厚で堆積し、ゲート電極加工時のマスク材となる
ＴＥＯＳ系酸化膜１４２を、例えば２００ｎｍの膜厚で
ＣＶＤ法により堆積する。
【００６０】この後、図１２に示されたように、レジス
トを塗布してゲート電極のパターンに現像し、得られた
レジスト膜１４３を用いて、マスク材としてのＴＥＯＳ
系酸化膜１４２にパターンの転写を行う。ここで、図１
２はセルアレイ中のゲート断面を示しており、電荷蓄積
層となるＳｉＮ膜１１２が存在する領域はメモリセルの
形成領域、存在しない領域は選択トランジスタの形成領
域である。
トを塗布してゲート電極のパターンに現像し、得られた
レジスト膜１４３を用いて、マスク材としてのＴＥＯＳ
系酸化膜１４２にパターンの転写を行う。ここで、図１
２はセルアレイ中のゲート断面を示しており、電荷蓄積
層となるＳｉＮ膜１１２が存在する領域はメモリセルの
形成領域、存在しない領域は選択トランジスタの形成領
域である。
【００６１】レジスト膜１４３を除去し、ＴＥＯＳ系酸
化膜１４２をマスクとしてＷＳｉ膜１４１、多結晶シリ
コン膜１３３、１２３のエッチングを行う。さらに、ゲ
ート絶縁膜をＲＩＥによりエッチングし、セルのトップ
酸化膜１５０とＳｉＮ膜１１２まで除去する。このと
き、選択トランジスタのゲート絶縁膜を残すような条件
でエッチングを行う。
化膜１４２をマスクとしてＷＳｉ膜１４１、多結晶シリ
コン膜１３３、１２３のエッチングを行う。さらに、ゲ
ート絶縁膜をＲＩＥによりエッチングし、セルのトップ
酸化膜１５０とＳｉＮ膜１１２まで除去する。このと
き、選択トランジスタのゲート絶縁膜を残すような条件
でエッチングを行う。
【００６２】この後、後酸化を行い、不純物のイオン注
入を行ってメモりセルや周辺トランジスタに図示されて
いないドレイン、ソースとなる拡散層を形成する。さら
に、図示されていないＢＰＳＧ等から成る層間絶縁膜を
形成する。層間絶縁膜に対し、ゲート電極や拡散層の表
面上にコンタクトホールを開孔し、導電材料を埋め込ん
でゲート電極や拡散層へのコンタクトを形成する。層間
絶縁膜上に金属材料等を用いて配線層を形成し、その表
面上にパッシベーション層を形成し、製造プロセスを完
了する。
入を行ってメモりセルや周辺トランジスタに図示されて
いないドレイン、ソースとなる拡散層を形成する。さら
に、図示されていないＢＰＳＧ等から成る層間絶縁膜を
形成する。層間絶縁膜に対し、ゲート電極や拡散層の表
面上にコンタクトホールを開孔し、導電材料を埋め込ん
でゲート電極や拡散層へのコンタクトを形成する。層間
絶縁膜上に金属材料等を用いて配線層を形成し、その表
面上にパッシベーション層を形成し、製造プロセスを完
了する。
【００６３】上記実施の形態によれば、メモリセルにお
けるゲート絶縁膜中の電荷蓄積層としてのＳｉＮ膜１１
２を、セルのチャネル領域上のみ形成し素子分離領域上
には形成しない。これにより、電荷保持特性で問題とな
っていた、セルトランジスタのチャネル上の電荷蓄積層
から素子分離領域上の電荷蓄積層への電荷の移動現象が
起こらず、良好な電荷保持特性を得ることができる。
けるゲート絶縁膜中の電荷蓄積層としてのＳｉＮ膜１１
２を、セルのチャネル領域上のみ形成し素子分離領域上
には形成しない。これにより、電荷保持特性で問題とな
っていた、セルトランジスタのチャネル上の電荷蓄積層
から素子分離領域上の電荷蓄積層への電荷の移動現象が
起こらず、良好な電荷保持特性を得ることができる。
【００６４】また、選択トランジスタのゲート絶縁膜
を、セルトランジスタのゲート絶縁膜と異なり、電荷蓄
積層を含まないシリコン酸化膜（第１のゲート酸化膜１
１３、第２のゲート酸化膜１２１及びＨＴＯ膜１２２）
のみで形成するため、選択トランジスタの閾値が変動せ
ず、安定した読み出し動作が可能である。
を、セルトランジスタのゲート絶縁膜と異なり、電荷蓄
積層を含まないシリコン酸化膜（第１のゲート酸化膜１
１３、第２のゲート酸化膜１２１及びＨＴＯ膜１２２）
のみで形成するため、選択トランジスタの閾値が変動せ
ず、安定した読み出し動作が可能である。
【００６５】さらに、周辺トランジスタに膜厚の異なる
２つのゲート酸化膜を形成することにより、ゲート酸化
膜に高耐圧を必要とするＨＶ系トランジスタには厚いゲ
ート酸化膜（第１のゲート酸化膜１１３、第２のゲート
酸化膜１２１及びＨＴＯ膜１２２）を形成し、高耐圧を
必要とせず高い駆動能力を必要とするＬＶ系トランジス
タには薄いゲート酸化膜（第２のゲート酸化膜１２１及
びＨＴＯ膜１２２）を用いることにより、動作速度等の
性能向上を図ることができる。
２つのゲート酸化膜を形成することにより、ゲート酸化
膜に高耐圧を必要とするＨＶ系トランジスタには厚いゲ
ート酸化膜（第１のゲート酸化膜１１３、第２のゲート
酸化膜１２１及びＨＴＯ膜１２２）を形成し、高耐圧を
必要とせず高い駆動能力を必要とするＬＶ系トランジス
タには薄いゲート酸化膜（第２のゲート酸化膜１２１及
びＨＴＯ膜１２２）を用いることにより、動作速度等の
性能向上を図ることができる。
【００６６】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記実施の形態で
は、ゲート配線にＷＳｉ膜と多結晶シリコン膜とを積層
させたＷＳｉポリサイド構造を用いている。しかしこの
材料に限らず、拡散層とゲート配線とにＴｉやＣｏのシ
リサイドを形成し、セル及び周辺トランジスタをサリサ
イド化することも可能である。
を限定するものではない。例えば、上記実施の形態で
は、ゲート配線にＷＳｉ膜と多結晶シリコン膜とを積層
させたＷＳｉポリサイド構造を用いている。しかしこの
材料に限らず、拡散層とゲート配線とにＴｉやＣｏのシ
リサイドを形成し、セル及び周辺トランジスタをサリサ
イド化することも可能である。
【００６７】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置及びその製造方法によれば、セルトラン
ジスタのゲート絶縁膜中に必要な電荷蓄積層を、セルの
チャネル領域上から素子分離領域まではみ出さないよう
に形成するため、チャネル上の電荷蓄積層から素子分離
領域上への電荷の移動現象が起こらず、電荷保持特性が
向上する。
半導体記憶装置及びその製造方法によれば、セルトラン
ジスタのゲート絶縁膜中に必要な電荷蓄積層を、セルの
チャネル領域上から素子分離領域まではみ出さないよう
に形成するため、チャネル上の電荷蓄積層から素子分離
領域上への電荷の移動現象が起こらず、電荷保持特性が
向上する。
【００６８】また、選択トランジスタのゲート絶縁膜
を、セルトランジスタのゲート絶縁膜と異なり電極蓄積
層を含めずに構成するため、選択トランジスタの閾値が
変動せず読み出し動作が安定する。
を、セルトランジスタのゲート絶縁膜と異なり電極蓄積
層を含めずに構成するため、選択トランジスタの閾値が
変動せず読み出し動作が安定する。
【００６９】さらに、周辺トランジスタにおいて、ゲー
ト酸化膜に高耐圧を必要とするトランジスタには厚いゲ
ート酸化膜を、高耐圧を必要とせず高い駆動能力を必要
とするトランジスタには薄いゲート酸化膜を形成するこ
とで、動作速度等の性能が向上する。
ト酸化膜に高耐圧を必要とするトランジスタには厚いゲ
ート酸化膜を、高耐圧を必要とせず高い駆動能力を必要
とするトランジスタには薄いゲート酸化膜を形成するこ
とで、動作速度等の性能が向上する。
【図１】本発明の一実施の形態による不揮発性半導体記
憶装置の製造方法における一工程の素子の断面を示した
縦断面図。
憶装置の製造方法における一工程の素子の断面を示した
縦断面図。
【図２】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図３】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図４】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図５】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図６】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図７】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図８】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図９】同実施の形態による不揮発性半導体記憶装置の
製造方法における一工程の素子の断面を示した縦断面
図。
製造方法における一工程の素子の断面を示した縦断面
図。
【図１０】同実施の形態による不揮発性半導体記憶装置
の製造方法における一工程の素子の断面を示した縦断面
図。
の製造方法における一工程の素子の断面を示した縦断面
図。
【図１１】同実施の形態による不揮発性半導体記憶装置
の製造方法における一工程の素子の断面を示した縦断面
図。
の製造方法における一工程の素子の断面を示した縦断面
図。
【図１２】同実施の形態による不揮発性半導体記憶装置
の製造方法における一工程の素子の断面を示した縦断面
図。
の製造方法における一工程の素子の断面を示した縦断面
図。
【図１３】同実施の形態による不揮発性半導体記憶装置
の製造方法における一工程の素子の断面及びこの装置の
構成を示した縦断面図。
の製造方法における一工程の素子の断面及びこの装置の
構成を示した縦断面図。
【図１４】従来の不揮発性半導体記憶装置におけるゲー
ト電極周辺の構成を示した縦断面図。
ト電極周辺の構成を示した縦断面図。
【図１５】同不揮発性半導体記憶装置における素子分離
領域の構成を示した縦断面図。
領域の構成を示した縦断面図。
【図１６】同不揮発性半導体記憶装置における書き込み
動作を示した説明図。
動作を示した説明図。
【図１７】同不揮発性半導体記憶装置における消去動作
を示した説明図。
を示した説明図。
【図１８】同不揮発性半導体記憶装置における電荷保持
特性の劣化機構を示した説明図。
特性の劣化機構を示した説明図。
【図１９】電荷保持特性を向上させた従来の不揮発性半
導体記憶装置の構成を示した縦断面図。
導体記憶装置の構成を示した縦断面図。
【図２０】ＭＯＮＯＳセルにおけるＮＯＲ型アレイの構
成を示した回路図。
成を示した回路図。
【図２１】ＭＯＮＯＳセルにおけるＮＡＮＤ型アレイの
構成を示した回路図。
構成を示した回路図。
１０１ ｐ型半導体基板 １０２ パッド酸化膜 １０３、１０７、１５１、１１４、１４３、１５２ レ
ジスト膜 １０４ ｎ型ウェル １０５ ｐ型ウェル １１１ ボトム酸化膜 １１２ ＳｉＮ膜 １１３ 第１のゲート酸化膜 １２１ 第２のゲート酸化膜 １２２ ＨＴＯ膜 １２３ 多結晶シリコン膜 １２４ シリコン窒化膜 １２５ シラン系酸化膜 １３１、１３２ シリコン酸化膜 １３３ 多結晶シリコン膜 １４１ ＷＳｉ膜 １４２ ＴＥＯＳ系酸化膜 １５０ トップ酸化膜
ジスト膜 １０４ ｎ型ウェル １０５ ｐ型ウェル １１１ ボトム酸化膜 １１２ ＳｉＮ膜 １１３ 第１のゲート酸化膜 １２１ 第２のゲート酸化膜 １２２ ＨＴＯ膜 １２３ 多結晶シリコン膜 １２４ シリコン窒化膜 １２５ シラン系酸化膜 １３１、１３２ シリコン酸化膜 １３３ 多結晶シリコン膜 １４１ ＷＳｉ膜 １４２ ＴＥＯＳ系酸化膜 １５０ トップ酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ 29/788 29/792 Ｆターム(参考） 5F001 AA13 AB02 AB08 AD12 AD41 AD44 AD53 AD60 AD61 AF07 AG07 AG40 5F032 AA33 AA44 AA84 CA17 CA24 CA25 DA02 DA23 DA24 DA33 DA80 5F048 AA07 AA08 AB01 AC01 BA01 BB06 BB08 BB12 BB16 BE02 BE03 BG13 5F083 EP18 EP22 EP23 EP32 EP76 GA21 JA05 JA19 JA35 JA39 JA56 NA01 NA06 PR05 PR06 PR07 PR21 PR29 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA07 ZA08 5F101 BA45 BB02 BB05 BD02 BD22 BD27 BD34 BD35 BD36 BF03 BH19 BH21
Claims (10)
- 【請求項１】半導体基板と、 前記半導体基板の表面上に形成された第１のゲート絶縁
膜及び第１のゲート電極を含む第１のトランジスタと、 前記半導体基板の表面上に形成された第２のゲート絶縁
膜及び第２のゲート電極を含む第２のトランジスタとを
備え、 前記第１のゲート絶縁膜は電荷蓄積層を含み、前記第２
のゲート絶縁膜は電荷蓄積層を含まず、 前記第１のトランジスタと前記第２のトランジスタと
は、トレンチにより素子分離されており、前記第１のト
ランジスタにおける前記電荷蓄積層は素子領域にのみ存
在することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１のゲート絶縁膜は、膜厚が１ｎｍ
以上で１０ｎｍ以下のボトムシリコン酸化膜と、膜厚が
０．５ｎｍ以上で７ｎｍ以下の前記電荷蓄積層としての
シリコン窒化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下の
トップシリコン酸化膜を有し、 前記ボトムシリコン酸化膜の膜厚が前記トップシリコン
酸化膜の膜厚より薄いことを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】前記第１のゲート絶縁膜は、膜厚が１ｎｍ
以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電
荷蓄積層としてのタンタル酸化膜と、膜厚が５ｎｍ以上
で１５ｎｍ以下のトップシリコン酸化膜を有し、 前記ボトムシリコン酸化膜の膜厚が前記トップシリコン
酸化膜の膜厚より薄いことを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項４】前記第１のゲート絶縁膜は、膜厚が１ｎｍ
以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電
荷蓄積層としてのチタン酸ストロンチウム膜又はバリウ
ムチタン酸ストロンチウム膜と、膜厚が５ｎｍ以上で１
５ｎｍ以下のトップシリコン酸化膜を有し、 前記ボトムシリコン酸化膜の膜厚が前記トップシリコン
酸化膜の膜厚より薄いことを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項５】前記不揮発性半導体記憶装置はセルアレイ
を有し、前記セルアレイはセルトランジスタとして前記
第１のトランジスタ、選択トランジスタとして前記第２
のトランジスタを有し、 前記第２のトランジスタにおける前記第２のゲート絶縁
膜は、膜厚が５ｎｍ以上で１５ｎｍ以下のシリコン酸化
膜を有することを特徴とする請求項１乃至４のいずれか
に記載された不揮発性半導体記憶装置。 - 【請求項６】前記不揮発性半導体記憶装置は、前記セル
アレイの周辺領域に周辺トランジスタを備え、 前記周辺トランジスタは、 前記半導体基板の表面上に形成された第３のゲート絶縁
膜及び第３のゲート電極を含む第１の周辺トランジスタ
と、 前記半導体基板の表面上に形成された第４のゲート絶縁
膜及び第４のゲート電極を含む第２の周辺トランジスタ
とを有し、 前記第３のゲート絶縁膜と前記第４のゲート絶縁膜とは
膜厚が異なることを特徴とする請求項５記載の不揮発性
半導体記憶装置。 - 【請求項７】セルトランジスタと選択トランジスタとを
含むセルアレイを有する不揮発性半導体記憶装置の製造
方法において、 半導体基板の表面上に、前記セルトランジスタ用のゲー
ト絶縁膜として、電荷蓄積層を含む第１のゲート絶縁膜
を形成する工程と、 前記半導体基板の表面上に、前記選択トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第２のゲー
ト絶縁膜を形成する工程と、 前記セルトランジスタが形成される素子領域と前記選択
トランジスタが形成される素子領域との間にトレンチを
形成して素子分離を行う工程とを備え、 前記セルトランジスタにおける前記電荷蓄積層は、前記
素子領域にのみ存在するようにしてなることを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項８】セルトランジスタと選択トランジスタとを
含むセルアレイと、周辺トランジスタを含む周辺回路と
を有する不揮発性半導体記憶装置の製造方法において、 半導体基板の表面上に、前記セルトランジスタ用のゲー
ト絶縁膜として、電荷蓄積層を含む第１のゲート絶縁膜
を形成する工程と、 前記半導体基板の表面上に、前記選択トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第２のゲー
ト絶縁膜を形成する工程と、 前記半導体基板の表面上に、前記周辺トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第３のゲー
ト絶縁膜を形成する工程と、 前記セルトランジスタが形成される素子領域、前記選択
トランジスタが形成される素子領域、前記周辺トランジ
スタが形成される素子領域の間にトレンチを形成して素
子分離を行う工程とを備え、 前記第２のゲート絶縁膜を形成する工程と前記第３のゲ
ート絶縁膜を形成する工程とは同時に行われ、また前記
セルトランジスタにおける前記電荷蓄積層は前記素子領
域にのみ存在するようにしてなることを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項９】セルトランジスタと選択トランジスタとを
含むセルアレイと、第１の周辺トランジスタ及び第２の
周辺トランジスタを含む周辺回路とを有する不揮発性半
導体記憶装置の製造方法において、 半導体基板の表面上に、前記セルトランジスタ用のゲー
ト絶縁膜として、電荷蓄積層を含む第１のゲート絶縁膜
を形成する工程と、 前記半導体基板の表面上に、前記選択トランジスタ用の
ゲート絶縁膜として、電荷蓄積層を含まない第２のゲー
ト絶縁膜を形成する工程と、 前記半導体基板の表面上に、前記第１の周辺トランジス
タ用のゲート絶縁膜として、電荷蓄積層を含まない第３
のゲート絶縁膜を形成する工程と、 前記半導体基板の表面上に、前記第２の周辺トランジス
タ用のゲート絶縁膜として、電荷蓄積層を含まず、前記
第３のゲート絶縁膜より膜厚が薄い第４のゲート絶縁膜
を形成する工程と、 前記セルトランジスタが形成される素子領域、前記選択
トランジスタが形成される素子領域、及び前記第１、第
２の周辺トランジスタが形成される素子領域の間にトレ
ンチを形成して素子分離を行う工程とを備え、 前記第２のゲート絶縁膜を形成する工程と前記第３のゲ
ート絶縁膜を形成する工程とは同時に行われ、また前記
セルトランジスタにおける前記電荷蓄積層は前記素子領
域にのみ存在するようにしてなることを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項１０】前記第１及び第２のゲート絶縁膜は、Ｈ
ＴＯ膜を最上層として含むことを特徴とする請求項７乃
至９の不揮発性半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287084A JP4346228B2 (ja) | 2000-09-21 | 2000-09-21 | 不揮発性半導体記憶装置及びその製造方法 |
| CNB011330198A CN1187831C (zh) | 2000-09-21 | 2001-09-14 | 非易失性半导体存储器件及其制造方法 |
| KR10-2001-0056706A KR100402670B1 (ko) | 2000-09-21 | 2001-09-14 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| US09/955,076 US20020033501A1 (en) | 2000-09-21 | 2001-09-19 | Nonvolatile semiconductor memory and method of fabricating the same |
| TW090123000A TW525170B (en) | 2000-09-21 | 2001-09-19 | Nonvolatile semiconductor memory device and its fabricating method |
| US11/216,147 US20050285219A1 (en) | 2000-09-21 | 2005-09-01 | Nonvolatile semiconductor memory and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287084A JP4346228B2 (ja) | 2000-09-21 | 2000-09-21 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
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