TW559918B - Method for fabricating metallic bit-line contacts - Google Patents

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Ralf Staub
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Description

559918 A7 B7
五、發明説明（ 發明之概述 本發明係與一種用以製作金屬接觸點的方法有關，特別 是用以將一半導體晶圓上某一積體電路（1C)上某些位元 線的接觸點連接至設有此種類型金屬位元線接觸點之莱_ 記憶體單元（尤其是某一動態隨機存取記憶體（DRAM))的 方法。 接觸點的結構係藉助於圖型設定方法在一晶圓上的一片 絕緣層上形成，然後在該連接點結構内填入一種導電材 料，以便在一半導體晶片上某一積體電路（IC)内之各相 關電子組件之間作成連接。所使用的導電材料為各種金 屬’合金，摻雜之半導體，以及具有導電特性之各種有機 物質。此等材料各有不同的電氣特性。通常利用金屬或合 金材料作成之連接點均具有最好的導電特性。 但疋’依據現有之先前技術所製成的若干動態記憶體晶 片中，僅在週邊電路（而非在各記憶單元本身電路）的週邊 基板連接點上才藉助於金屬連接點與各種半導體層完成連 接， 由於各種DRAM中積體電路分佈密度甚高，因此，所有 記憶體單元之位元連接點的數目也隨之升高，但可供使用 之連接點表面面積也相對變小，亦即，製作金屬位元線連 接點時加用製式襯層的技術在製造記憶體單元陣列方面已 不能符合實際要求。但是，為了在製作過程中防止因沉積 金屬及熱處理作業可能對半導體基板構成損壞之後果，確 有需要在半導體基板和金屬材料層之間加用此類襯層。 -4- t紙張尺度逋用中阈國家標準(CNS) A4規格2^7公&----- 559918 五、發明説明（ 再者，在任一位元線連接羝本 表面區域内直接設定的各項 結構要件對位元線接觸點製作 F10 &中各項處理作業的反應 極為靈敏。利用金屬盥丰壤f曲交u w ^ 、+淨各結構層連接時，為了補償 金屬和半導體二者之間的導雷祛 J令％待性差異，通常都會在半導 體中摻雜—些外物原子，但是此等摻雜外物之方法都會對 +導體基板的結晶格子造成相當大的傷害。而此種損害不 僅會影響記憶體單元之操作功 甘< + e 人 心休作功把，甚至在最壞的情況中會 導致整個記憶體單元之損毁而不能使用。 签於涉及金屬接觸點製作時可能發生的上述各墙問題， 因此具有不須對半導體基板之導電性做任何特殊匹配且可 大量用以填充連接點洞孔等優點之摻加雜質之多元矽常被 採用為填充位兀線接觸點洞孔之材料。 在上述之這種製作方法（以下簡稱為”多元矽製程，，）中， 通常係以影印石版印刷術劃定位元線結構配置圖，首先在 晶圖表面上施加一層阻光層，為以後蝕刻絕緣層時提供一 層罩幕。在以澱積法形成一層連接洞孔填充層前，必須先 將連接洞孔中所聚集並構成影印石版印刷術薄膜層的原有 氧化層移除。通常係以濕性化學蝕刻法執行此一清除作 業。此一作業所使用的化學物質（尤其是B H F )也常會發 生腐蝕該絕緣層的現象，而使原來劃定的接觸洞孔結構區 變見’因此這種製程顯著提高各相鄰位元線之間發生短^ 現象的危機。因此，為防止發生此種短路情況，在開始製 作時就縮小各位元線接觸（連接）點的面積。但是，此一縮 小面積的製作程序都對可供執行位元線接觸點蝕刻處理時 -5 本紙張尺度適州中阈阐家標準(CNS) A4規格（2川X 297公货）
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所需要的作業窗口造成相當大的限制。 在多元矽製程中，位元線各接觸點的連接電阻值係以在 該多元矽材料中摻雜其他物質的方法設定在一相當高之電 丨且值。在此一製私中，各位元線接觸點之電阻值僅能以在 该多兀矽材料中摻雜更多雜質之方式降低其電阻值，但此 舉將會導致摻雜物也可能在釋出後擴散至特定電晶體之通 道區内，進而損害該電晶體操作功能之危機。此項因摻雜 物釋f擴散至通道區内的危機，也會限定該電晶體各電極 間（最小距離，從而限制各位元線接觸點在多元矽製程中 可被縮小的範圍。 美國第5 817 572 A號專利，德國第199 52 273 A1號專 利，和美國第6 144 050 A號專利中均揭露若干在金屬連接 填充物和一活性區之間附加一層襯層的金屬連接方法。另 外’在德國第297 22 440 U1號專利中所揭露之一種半導體 5己憶體内’各位元線接觸點都設有一種金屬填充物。 本發明目的之一乃係改良在積體電路中製作金屬性位元 線接觸（連接點）的製作程序，特別是在一記憶體單元陣列 中製作金屬性位元線接觸點的製作程序，並提供一種已改 良其積體配置和操作性能後之記憶體單元。 依據申請專利範圍第1項之方法在一半導體晶圓上製作 一種金屬性位元線接觸點，並依據申請專利範圍第7項之 方法製作一種記憶體，即可達成前述之目的。可採行的各 項改良方法分別在申請專利範圍各單項中提供說明。 依據本發明原理’製作一種金屬性位元線接觸點時，在 -6- 本紙張尺度適用中國國家標準(CNS) A4规格<210X 297公趦） 559918 A7 B7 五、發明説明（4 ) 完成位元線連接洞孔配置圖設定，以及其後之在連接洞孔 區内摻雜雜質之處理後’首先執行一次加熱處理步驟，以 使換雜處理導致之基板損壞處軔化，然後在該半導體基板 上製作觀層’最後再將金屬或合金材料填入該連接洞孔 内。 利用一種金屬或合金，特別是鎢，鋁或銅金屬填充於該 連接洞孔之最主要優點乃係，如果在該接觸點洞孔内的半 導體基板已摻入適量雜質之情況下，則在該金屬和半導體 接觸（連接）表面處之連接電阻值即會遠低於在任一多元矽 (如採用多元石夕製程時）和半導體連接表面處之連接電阻 值。因此，如果是一動態隨機存取記憶體（dram )之位元 線接觸點，即會顯著提高相關特定電晶體之飽和電流。 另一優點乃是，以本發明所揭示之金屬位元線接觸點與 該多元矽製程相比較，其摻雜材料釋出並擴散至鄰近結構 元件内（特別是擴散至該特定電晶體通道區内的情況，以 及導致咸等相關結構元件操作中斷的情況，即可加以顯著 而有效地控制。金屬性位元線接觸點與多元矽填充式連接 洞孔二者相較後，其接觸點之連接電阻值愈有利，乃表示 縮小積體電路結構大小尺碼的可能性愈高。因此，採用本 發明揭露之方法即可達成積體電路高積體配置密度的目 的。 本發月另$大優點乃係’在製作金屬位元線接觸（連 接）點的生產過程中’原在多元石夕製程中於完成影印石版 印刷術連接洞孔配置圖定型處理後，為清除原有氧化物而 559918 五、發明説明（5 :用BHF執行的清除步驟，可大幅度縮短撕時間。因 ^矽I^中連接洞孔顯著變寬和相關之鄰近連接 ’念-短路現象等缺點可大為減輕。從而，乃可實際上避 、發生在多元秒中常見之連接洞孔縮小之缺點，並可 〔免發生在t作連接點結構過程中使作 限等缺點。 、 襯上，層之I作’係在位元線接觸點（連接點）洞孔之填充 料和半導體基板之間加添_隔離層，以防止通常於執行金 屬澱積處理時對忒基板構成損壞。依據本發明之設計，係 如用鈦或鈦錫合金為材料，並利用噴濺處理法（係一種化 學物蒸汽澱積處理（CVD)或一種原子層澱積處理（ald) 技術）在半導體基板和接觸（連接）點洞孔之間作成一層中 間層，可獲致孩接觸點（連接點）洞孔内部塗層高度均勻之 效果，此法對一動態記憶體單元之位元線連接點洞孔之塗 層處理更為重要。如此確可防止進行金屬物填充處理時對 半導體基板造成損壞的可能機率。 依照本發明原理，當半導體晶圓上劃定之連接點洞孔區 内之外物摻雜處理完成後，即將該半導體基板加熱，以便 形成局部有限面積之電連接層。如此乃可使執行摻雜處理 過程中對半導體基板結晶格子可能造成的損壞因加熱處理 而退火靭化，因此，利用本發明揭露的方法所製作之金屬 位元線接觸點不致限制半導體結構之操作功能。 依據本發明一種理想具體實例之設計，對位元線連接點 和一冗憶體卓元週邊之相關連接點所進行之摻雜處理作 本紙张尺度適川中國阑家標準(CNLS) Λ4規格（W 〇 :< ‘297公货） 559918 A7
業’疋利用在一項接合處理步驟中所形成的罩幕於—記憶 體單元陣列内執行。此一製作金屬性位元線連接點之創^ 陡技術汉计’與先前製作一 dram時採用之多元矽製裎相 較，等於是簡化了製程步驟。 依據本發明另一種可取具體實例之設計，在半導體晶圓 上絕緣層内劃定接觸（連接）點配置圖型之作業係以雙重金 屬镶嵌處理法為之，因而通常需要分開執行之以B H F凊 洗位兀線連接點之處理步驟即可完全免除。從而可完全避 免因執行該項清洗作業而可能導致之連接點面積變寬之後 果。 以下將參閱各附圖對本發明提供詳細說明。 附圖簡略說明 圖1 Α至1 Ε所示係依據本發明公開的方法在一記憶體單 元（一個DRAM)中製作一種金屬性位元線連接點之製程執 行順序。 圖2 A至2 0所示係依據本發明公關的方法為一個2 5 6兆 位元DRAM製作若干金屬性位元線連接點之另一製程執行 順序；及 發明之詳細說明 依據本發明所揭露用以製作金屬性位元線連接點之方 法，係參閱一種動態隨機存取記憶體（dram )的位元線連 接點為範例對其製程順序加以說明。該記憶體單元有一壕 溝式電容器。但是，在不偏離本發明原則之情況下，本發 明公開之製程亦可應用於其他設計類型之各種記憶體單 -9- 本紙張圪虑適川中阈阈家標導(CNS) A4规格（210 X 297公货）
裳 訂
^59918 A7 B7 五、發明説明（ =。將本發明揭露之上述製程應用於含有補償換雜結構之 订為亦應屬於本發明專利範圍以内之技術。 圖1 A至1 E所示係於形成位元線連接點時所涉及之各項 製程步驟中一個半導體晶圓之截面圖。 ^圖1 A所示係一動態記憶體單元於形成位元線連接點之 前的一個截φ ®。在該記憶體上於接受先前製程步驟處理 時，已經形成若干記憶體單元之結構。該記憶體單元包括 溝式電容器2 0以及一個特定電晶體3 〇，該記憶體單 凡最好是利用平面技術製成。該特定電晶體3 〇包含在一 =P-摻雜處理之半導體基板1〇上所形成的兩個^摻雜擴 散區3 1，劃定為源極區和汲極區，另含有在該兩個擴散 區3 1之間並在通道33上方之一個高度^摻雜區32，此一 摻雜區〇 2係位於一絕緣層4 〇範圍以内，構成該電晶體 ^極。在該壕溝式電容器20内部係以一種高度^摻雜材 料23填充之，而形成該電容器之内部電極。此一電極係 ，另一設於該半導體基板内之一個構成該壕溝式電容 咨的外部電極之類似的高度η -摻雜式區域丨丨分離設置， 利用一具有高介質常數ε r之薄膜2丨將上述内外兩極分隔 起來。 為了和該特定電晶體30之高度摻雜擴散區31構成電連 接’乃將該壕溝式電容器2 〇之外部電極1 1和該特定電晶 體3 0之源極和;;及極3 [相互重叠配置。 欲在上述特定電晶體3 〇的源極和汲極3 1以及一位元線 之間製作一個連接點，乃利用業界熟知之影印石版印刷術 -10- 本紙張k度適用中國國家標準(CNS) Λ4規格<210 X 297公釐） 559918 A7 B7 五、發明説明（8 在上述免緣層4 0中之該源極和沒極3 1上製作一個連接點 洞孔5 0。在另一製程步驟中，可利用任一已知方法清除 蚀刻法所形成連接點洞孔5 〇内之原有氧化物。也可採用 雙重金屬鑲嵌術製作上述連接點洞孔5 〇，採用此一替代 製程時，原則上應可免除另以其他技術清除該等原有氧化 物之步驟。圖1 B所示係完成連接點洞孔5 〇製程後該記憶 體單元之橫截面圖。 然後，在下一個製程步騾中，如圖1 C所示，係在該連 接點洞孔5 0内該半導體基板表面範圍内製作一個局部劃 定連接層52。為達此目的，最好利用一種離子化摻雜物 5 1來衝擊該連接點洞孔5 〇内已揭除罩幕之基板表面。以 此種技術在該半導體基板範圍内已揭除罩幕的連接點表面 上所形成的咼度摻雜區5 2，在該絕緣層4 0和上述閘極3 2 的下方發生輕微橫向移動情況。在該連接點洞孔區5 2内 因嵌入離子而可能對該半導體表面之固態格子結構造成的 損壞部份，則可在加熱處理步驟中使其靭化。 另外，也可採用一種不同的製程，例如利用摻雜物擴散 特性的製程，替代前述在該連接洞孔5 〇内的基板表面上 劃定局部連接層5 2。採用此種替代製程時，如果確定對 忒連接點洞孔5 0内的半導體基板並未構成嚴重損壞的現 象’則可在執行加熱處理步驟時，縮短其處理時間，或降 低熱處理的溫度，甚或可以免除該項加熱處理步驟。 下一步驟中，係利用澱積處理法在該連接點洞孔5 〇内 澱積形成一襯墊層6 0。特別是，如果採用一種噴濺處理 -11 -
559918 A7 B7
法形成該襯層’更可獲致該連接點洞孔内底部充份敷設槪 層之理想效果。該襯墊層60可於使用某些金屬做為部份 材料在對該連接點洞孔5 0内之擴散區5 2内進行金屬化處 理時可防止發生可能的有害性化學反應。在此種情況下， 最好採用鈦，或鈦錫合金，或其他合金製作該襯墊層 60。為了達成該連接點和該半導體基質間之相對而$二 之接觸電阻值’並有效防止於執行金屬澱積處理期間對半 導體基質造成之損壞的目的，可對澱積處理形成的襯塾層 60在下一步驟中進行加熱處理。圖id所示係經過襯層 澱積處理後之該記憶體單元之截面圖。 為了在一位元線和該特定電晶體3 〇之擴散區3丨之間作 成電連接’須在該連接點洞孔5 〇内填入一種金屬或合金 材料，最好採用鎢，鋁或銅金屬（如圖1E所示）並以澱積 處理法為之。於填充週遭之各連接點洞孔之同時，也可執 行該位元線之金屬化處理。然後，於清除步驟中執行清除 處理作業’以清除殘餘之材料渣，並對表面進行平化處 理。 在上述之本發明具體實例中，係利用一種金屬或合金材 料填入該位元線連接點洞孔5 〇内。利用本方法製作的位 元線連接點5 5，其接觸（連接）電阻值與利用多元矽所製 成的位元線接觸（連接）點的連接電阻值相較，前者遠低於 後者，因而有助於提高該特定電晶體3 〇的飽和電流值。 此外，由於使用β H F進行清除處理的時間也較多元石夕製 程中所使用的時間大量縮短，在裝程中對位元線連接點洞
裝 訂
k 559918 A7 ____________B7 五、發明説明（1〇 ) 孔5 0的嫒見影響也會降低，因而大量降低相鄰而位元線 連接點5 5之間發生短路現象的機率。 依據本發明所揭露之金屬性位元線連接點製程的其他步 驟係參照一個2 5 6兆位元DRAM範例，並採用雙重鑲嵌 製程加以說明。 圖2A，2C，2E，2G和21至2K，以及2M至20各附圖 所不乃係一含有一壕溝式電容器2 〇和一特定電晶體3 〇之 矽晶圓1 0於形成一位元線連接點和其他各週邊接觸（連接） 點 < 各項不同製程步驟中的截面圖。此外，為說明各項個 別製私步驟起見’乃在圖2B，2E) ’ 2f，2H和2L中提供 口又疋圖型表面<正面圖以供參閱，代表前述各附圖中由橫 虛、、泉100“不處之橫斷面圖型。在圖2A至2〇各附圖中所 表示之製私中’係利用鐫金屬做為各交叉點處以及各連接 點洞孔之金屬填充材料。 口圖2 A所不之矽晶圓1 0，係一經過微弱p -摻雜處理之晶 圓並；有一埋藏式η -摻雜處理區，以及以前各項製 私步驟中製作 < 其化η_摻雜式及？_摻雜式井孔（圖中未詳 加說明）以刖各项製程步驟中、在該矽晶圓1 〇内也形成兩 個樣溝式電容器20和其他一些週邊結構。每一壕溝式電 容器20各填充料之多切23，構成該壕溝式電容器之 内部電極。 ^該壕溝之較低部份，該電極有_層具有高介f常數 之氮化物層2 1，而在謂壕溝之較高區域部份2 2，該電極 」有層具有車父低介質常數ε「’之Si〇2層，將該電極與該半
559918 五、發明説明（11 導體基板丨〇内之較高密度卜摻雜區域隔開。此—言 雜區1 1構成該壤溝式電容器2〇之外部電極。在壤 高區域部份22形成-層換嶙之多元秒層，用以作成任二 蟓溝式電答器2 0和相關特定電晶體3 〇間之連接。 曰曰 在上述兩個壕溝式電容器2G之附近設置了兩個特定兩 體3 0每-電晶體3〇各有兩個高度η·搀雜式區域^包 分別構成其電流供給電極（亦即源極)和電流消耗電極 即汲極）。在兩個電極3丨之間的一個通道之上方，有一抑 制極（亦即間極）32，係埋入一絕緣層41之内，該絕緣^ 最好是以Si"4製成，且最好是以摻磷之多元矽材料製 成，並藉由另一不具導電性之薄層和該通道區絕緣。當該 記憶體單元在操作時，該閘極3 2乃在該p _通道區域内產 生一電場，並開放一條導電通道3 3，提供對該壕溝式電 容器20之讀取和窝入操作使用。 圖2A所示之記憶體單元在先前之製程步驟中另亦構成 一些其他與本發明無關之結構，因此在本說明書中對該等 結構不詳細說明。該記憶體單元之表面也覆蓋一層絕緣層 4 0，且最好是已在先前之製程步驟中以si〇2為材料並利用 一種TEOS蒸汽殿積處理製成，隨後並經過加熱處理。圖 2 B所示係一未經圖型劃定處理前之該絕緣層4 〇的平面 圖。 在上述各該特定電晶體3 0之η -摻雜電極3 1和一位元線 之間構成一電連接時（如圖2 C所示），其第一項製程步 驟，是利用影印石版印刷術先劃定專供設置各位元線連接 -14- 559918 A7 B7 12 五、發明説明（ 點使用之备連接點洞孔。為此，乃在該絕緣層4 〇上添加 一層阻光層4 2，隨後並利用影印石版印刷術之罩幕（圖中 未顯示）加以曝光與沖洗。圖2 D所示係已經過圖型劃定處 理後之上述阻光層4 2的平面圖，其中包括專供該記憶體 單元設置各位元線連接點n之結構配置圖型。 在絕緣層4 0和4 1上形成連接點洞孔結構之圖型劃定作 業，是藉助於雙重金屬鑲嵌製程為之。在此一製程中，首 先係利用常用之濕性蝕刻處理技術在最上層之絕緣層4 〇 上劃定該等洞孔之配置圖型。在此一步騾中作成之各項結 構項目，於執行對低層絕緣層4 1之濕性蝕刻處理時作為 罩幕之用。利用雙重金屬鑲嵌技術在本發明具體實例内執 行各連接點洞孔配置圖型劃定處理作業之優點，是可完全 免除在石版印刷術定型技術中常用之連接點洞孔清除處理 作業。 如圖2 E所示，第二步驟是在石版印刷處理步驟中已將 各連接洞孔5 0中揭開罩幕後之半導體基質中進行離子嵌 入處理。在此項處理步驟中，係將加速後的砷離子5 1以 撞擊方式嵌入各該連接洞孔之半導體表面上。以此種方法 在孩半導體表面上形成的各個區域5 2，係屬高度摻砷區 域，並形成連接層，俾供下一處理步驟中用以對各位元線 連接點5 0進行金屬化處理。另一替代辦法係將磷離子嵌 入半導體基質表面内。圖2 F所示乃係在該絕緣層4 〇上已 W足可供α又置该記憶體單元各位元線連接點洞孔（$ 〇 )後 之平面圖。 -15- 本紙張尺·度適用中阈阐家標準((：]^8) A4規格 297公釐） 559918 A7 B7
五、發明説明 下一項處理步驟，係在該兩個絕緣層4 0和4 1上再執行 一次影印石版印刷術，以便於該記憶體單元陣列週圍作成 一些連接點洞孔7 0。為此，如圖2 G所示，先在表面上附 加一阻光層4 3，然後利用一罩幕使其曝光，再利用一標 準處理程序沖印之。如圖2 I所示之各項結構項目是利用 一種電漿蝕刻處理技術7 3作成。其後比照第一次石版印 刷術處理步騾中的方法自該表面上將該阻光層4 3移除。 圖2 Η所示乃係該阻光層4 3經過圖型劃定後在該記憶體單 元陣列週圍設定各連接點洞孔7 〇後之平面圖。 圖2 J所示，係在先前一次石版印刷術執行步驟中已被揭 開罩幕後之周圍結構部份上嵌入離子7 1的情況。在該處 理步驟中，先將一種可適用於所採用之金屬離子的特殊阻 光層（圖中未顯示）附加在半導體基質表面上，並執行沖印 處理。在其後執行之砷離子嵌入處理7 1僅在未被該阻光 層覆蓋周圍結構區域内執行。以此法在該半導體基板工〇 内作成之各個區域72因而即含有高度摻砷之連接層。 阻光層被拆除後，即利用Piranha和Huang/Megas〇nic方 法執行濕性清除處理步驟。另一替代方法乃是可藉助於在 一項接合步驟中經過修改之罩幕來執行圖2 E和2 了所示之 兩項離子嵌入處理程序5 1，7 1 下一項步驟是對離子嵌入區5 2和7 2進行加熱處理。如 此即可將離子嵌入處理作業所導致之該半導體基板丨〇遭 又之任何抽壞部份加以勒化。 在下一項處理步驟中，係利用影印石版印刷術作成必要 -16-
559918 A7 B7 五、發明説明（14 的各種相互連接，以便在該記憶體單元各位元線連接點洞 孔5 0和其週邊結構區域内之各連接點洞孔7 0之間完成連 接作業。在此項處理步驟中，如圖2 K所示，該晶圓表面 係覆蓋著一層阻光層4 4，並透過一罩幕進行曝光和沖印 處理。圖2 L所示乃係該阻光層4 4經過劃定各位元線軌跡 5 4，並在該記憶體單元週圍劃定各條導電軌跡7 4後之平 面圖。 圖2 Μ所示係於移除該阻光層4 4之後以電漿蝕刻技術在 該絕緣層4 0内形成各位元線軌跡5 4，並在該記憶體單元 陣列週圍結構區内形成各項互連軌跡7 4，並利用Piranha 方法完成表面清除處理後之各種結構配置之圖示。 圖2 N所示係於清除各連接點洞孔内原有殘留氧化物並 以澱積處理法形成一襯墊層6 0之後，該晶圓表面之截面 圖。在此項處理步驟中，已利用噴濺處理法在該晶圓表面 上附加一層金屬層（在本具體實例中係採用鈦金屬），以確 保各洞孔底部有充份之金屬覆蓋效果。為獲致與該半導體 基質連接之最有利連接電阻值，並達成有效阻止因金屬澱 積處理而導致該基質受到損壞之目的，乃在下一次處理步 驟中對該襯塾層6 0執行加熱處理。 圖2 0所示係該晶圓完成位元線連接處理$ $步驟後之情 /兄。為達此目的，乃利用修改後之化學蒸汽澱積（MC VD ) 處理法將鎢金屬澱積在該晶圓表面上；其後並利用化學機 械拋光處理法對該晶圓表面進行平面處理，以使該金屬材 料只能出現在各位元線54，55以及各週邊連接點74，75等 -17 559918 A7
部位之較低層結構内。本項說明之處理程序之最後一個步 驟係執行該晶圓表面之清理作業，以清除拋光處理過程中 遣留之殘渣。 在以上說明之本發明方法具體實例中，其中提及之雙重 金屬镶嵌技術係用以製作各位元線之連接（接觸）點55。 在此種處理中’原在多元矽製程中必須利用Β η f對各連 接”’、占洞孔中原有氧化物執行之清除處理步驟即可完全免 除。因此，與多元矽製程不同者乃係各連接點洞孔5〇不 曰夂寬攸而即可消除相鄭兩條位元線連接點5 5之間發 生短路現象之機率。 在前述製程中，係使用相同之金屬（最好用鎢金屬）填充 各位元、、泉連接點之，同孔以及各週邊連接點之洞孔，因而可 在單/人處理步驟中執行全部金屬化處理作業，而不像多 元矽製程中一樣，以摻雜之多元矽填充各位元線連接點洞 孔之處理作業必須在另一製程步驟中執行。 依…、以上說明之具體實例製作之位元線連接點$ 5，其 電阻值遠低於以多元矽製程製作之位元線連接點的電阻 值。由於在一個依據上述本發明揭示的方法所製作之位元 線連接點5 5中’並無任何摻雜物從該位元線連接點5 $中 釋出並擴散至該特定電晶體2 〇之通道區域2 2内（但在多晶 矽製程中則會發生摻雜物擴散現象），因而本方法可用以 顯著縮短各電極3 1間的距離，並可提高該DRAM之積體電 路中元件之配置密度。 -18- 本紙悵尺度適州中國阈家標準(CNS) A4規格

Claims (1)

1. 一種用以在一半導體基板上製作一金屬位元線接觸（連 接）點的方法，包括下列各項步驟·· 在忒半導體基板（1 〇 )上舖設一層絕緣層（4 〇 ); 於該絕緣層（4 0)上劃定配置圖型，俾可據以作成一 位元線連接點洞孔（5 〇 ); 在该位元線連接點洞孔（5 〇)區域内對該半導體基板 (質）（1〇)進行摻雜處理，俾可作成一局部劃定之電連 接層（5 2 );及 將一種金屬或一種合金材料以澱積處理法填充於該 位元線連接點洞孔（5 〇 )内，其特點為： 須執行一項加熱處理步驟，俾可使上述半導體基 板（為）（1 0)接受摻雜處理過程中所導致之該基板（質） 損壞部份得以靭化，及 於忒位元線連接（接觸）點洞孔（5 〇)内以澱積處理 法舖設一種金屬或合金材料之前，先利用一種噴濺 處理法，或一種化學蒸汽澱積法，或一種原子層澱 積處理法在該半導體基板（i 0 )上因製作該位元線洞 孔（50)已被揭除覆蓋膜之部位上澱積一層襯軌戶 (60)。 曰 2·如申請專利範圍第丨項之方法，其特點為，其中之位元 線接觸（連接）點（5 0 )之配置圖型劃定處理步驟係藉助 於雙重金屬鑲嵌處理法為之。 3·如申請專利範圍第丨項或第2項之方法，其特點為，該 位元線連接點洞孔（5 〇)之金屬填充作業所使用之金屬 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) D8 六、申請專利範圍 材料為嫣’銘或銅。 4. 如申請專利範圍第1項或第2項之方法，其特點為該襯 墊層（6 0 )係以鈦金屬或鈦錫合金作成。 5. 如申請專利範圍第1或第2項之方法，其特點為，另亦 在該半導體基板（1 〇 )上增設一週邊連接點洞孔（7 〇 ), 並利用上述填充該位元線連接點洞孔（5 〇 )之相同處理 步驟將一種金屬或合金材料填入該週邊連接點洞孔 内。 6·如申請專利範圍第5項之方法，其特點為，其中用以對 該半導體基板（質）（1 〇)進行之掺雜處理作業是在該位 元線連接點洞孔（5 0 )區域内執行，且使用在上述週邊 連接點洞孔（7 0 )區域内執行摻雜處理作業時所使用之 相同罩膜。 7. —種含有一特定電晶體（30)和一儲存電容器（2〇)之記 憶體單元’該電晶體及電容器實際上均係設置在同一 個半導體基板（1 〇)上，其特點為： 在该半導體基板（1 〇)上附加一層絕緣層（4 〇 )，其上 設一個該特定電晶體（3 〇 )之位元線連接點（5 5 ), 该位元線連接點（5 5 )含有一種金屬或合金填充物， 在該半導體基板（1 〇 )和該位元線連接點（5 5 )填充物 之間形成一層襯誓層（6 〇 )，及 该半導體基板（1 〇)上該位元線連接點洞孔（5 〇 )之區 域内設有一局部劃定之導電性電連接層（5 2 )。 8·如申請專利範圍第7項之記憶體單元，其特點為··該位 -2- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 559918 ABCD 、申請專利範圍 元線連接點（5 5 )是以鎢，鋁，或銅金屬作成。 9·如申請專利範圍第7或第8項之記憶體單元，其特點 為，該襯塾層（6 0 )是以飲或鈥錫合金作成。 10.如申請專利範圍第7或第8項之記憶體單元，其特點 為，該記憶體單元為一記憶體單元組合（陣列）之一部 份，及 其中之各週邊連接器（7 5 )係在設置該位元線連接點 (5 5 )之相同結構平面内，且使用該位元線連接點（5 5 ) 所使用之類似填充材料。 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 559918 1 第〇9yo^3i%專利申請案 日式,多#92年5月)
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