KR102111791B1 - 반도체 구조 - Google Patents

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올레그 골론즈카
스와미나단 시바쿠마르
찰스 에이치. 월리스
타히르 가니
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인텔 코포레이션
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    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks

Abstract

게이트 정렬 컨택트 및 게이트 정렬 컨택트를 형성하는 방법이 개시된다. 예를 들어, 반도체 구조를 제조하는 방법은, 기판 위에 형성되는 액티브 영역 위에 복수의 게이트 구조를 형성하는 단계를 포함한다. 게이트 구조들 각각은 게이트 유전층, 게이트 전극 및 측벽 스페이서를 포함한다. 복수의 컨택트 플러그가 형성되고, 각각의 컨택트 플러그는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조들의 측벽 스페이서 사이에 형성된다. 복수의 컨택트가 형성되고, 각각의 컨택트는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조들의 측벽 스페이서 사이에 형성된다. 복수의 컨택트 및 복수의 게이트 구조는 복수의 컨택트 플러그 형성에 후속하여 형성된다.

Description

반도체 구조{SEMICONDUCTOR STRUCTURE}
본 발명의 실시예는 반도체 디바이스 및 처리 분야에 관한 것으로, 특히, 게이트 정렬 컨택트 및 게이트 정렬 컨택트를 형성하는 방법에 관한 것이다.
과거 수십 년간, 집적 회로에서 특성부의 스케일링(scaling)은 계속 성장하고 있는 반도체 산업을 지지하는 구동력이었다. 특성부 크기를 점점 더 작게 스케일링하는 것은 실질 영역이 제한된 반도체 칩에 기능부의 밀도를 향상시킬 수 있게 해준다. 예를 들어, 트랜지스터 크기를 줄이게 되면, 더 많은 수의 메모리 또는 논리 디바이스를 하나의 칩에 통합할 수 있어, 용량이 증가된 제품을 제조하는 것을 야기한다. 그러나, 용량 증가로 몰아가는 것이 항상 능사는 아니다. 각 디바이스의 성능을 최적화할 필요성이 점점 더 중요하게 되고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속 작아짐에 따라,트라이-게이트 트랜지스터 등, 멀티-게이트 트랜지스터가 보다 일반적으로 되고 있다. 종래의 처리에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터 기판 상에 제조된다. 일부 경우에서는, 비용이 저렴하고, 트라이-게이트 제조 처리를 덜 복잡하게 할 수 있으므로, 벌크 실리콘 기판이 바람직하다. 다른 경우에서는, 향상된 트라이-게이트 트랜지스터의 쇼트-채널 동작으로 인해, 실리콘-온-인슐레이터 기판이 선호된다.
그러나, 멀티-게이트 트랜지스터를 스케일링하는 것은 부작용이 있어 왔다. 마이크로전자 회로의 이러한 기본 구성 요소들의 치수가 감소되고, 주어진 영역에 제조되는 기본 구성 요소의 갯수가 증가됨에 따라, 이들 구성 요소를 패턴화하는데 사용되는 리소그래픽 처리에 대한 제약이 매우 커지고 있다. 특히, 반도체 스택에서 패턴화되는 특성부의 최소 치수(크리티컬 치수)와, 이러한 특성부들 간의 간격 사이에는 트레이드-오프(trade-off)가 존재할 것이다.
<발명의 개요>
본 발명의 실시예는 게이트 정렬 컨택트 및 게이트 정렬 컨택트를 형성하는 방법을 포함한다.
일 실시예에서, 반도체 구조는, 기판 위에 배치되는 3차원 액티브 영역의 상부면 위에 측벽을 따라 배치되는 복수의 게이트 구조를 포함한다. 게이트 구조 각각은 게이트 유전층, 게이트 전극 및 측벽 스페이서들을 포함한다. 복수의 컨택트가 포함되며, 각각의 컨택트는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 직접적으로 배치된다. 복수의 컨택트 플러그도 포함되며, 각각의 컨택트 플러그는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 직접적으로 배치된다.
다른 실시예에서, 반도체 구조를 제조하는 방법은, 기판 위에 형성되는 액티브 영역 위에 복수의 게이트 구조를 형성하는 단계를 포함한다. 각각의 게이트 구조는 게이트 유전층, 게이트 전극 및 측벽 스페이서들을 포함한다. 복수의 컨택트 플러그가 형성되며, 각각의 컨택트 플러그는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 직접적으로 형성된다. 복수의 컨택트가 형성되며, 각각의 컨택트는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 직접적으로 형성된다. 복수의 컨택트 및 복수의 게이트 구조는 복수의 컨택트 플러그 형성에 후속하여 형성된다.
다른 실시예에서, 반도체 구조를 제조하는 방법은, 기판 위에 게이트 라인 그레이팅(grating)을 형성하는 단계를 포함한다. 게이트 라인 그레이팅은 복수의 더미 게이트 라인을 포함한다. 게이트 라인 그레이팅의 더미 게이트 라인들 위 및 그 사이에 마스킹 스택이 형성된다. 마스킹 스택으로부터, 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분의 위 및 그 사이에만, 패턴화된 하드마스크 층이 형성되고, 더미 게이트 라인의 제2 부분은 노출된다. 패턴화된 하드마스크 층의 위와, 더미 게이트 라인들의 제2 부분의 위 및 그 사이에 유전층이 형성된다. 유전층은 평탄화되어, 더미 게이트 라인들의 제2 부분 위 및 그 사이에 패턴화된 유전층이 형성되고, 패턴화된 하드마스크 층이 다시 노출된다. 패턴화된 하드마스크 층은 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분으로부터 제거되어, 더미 게이트 라인들의 제1 부분이 다시 노출된다. 패턴화된 유전층 위와, 더미 게이트 라인들의 제1 부분의 위 및 그 사이에, 층간 유전층이 형성된다. 층간 유전층 및 패턴화된 유전층은 평탄화되어, 각각, 더미 게이트 라인들의 제1 부분 사이이지만 그 위는 아닌 곳에 제1 영구 층간 유전부가 형성되고, 더미 게이트 라인들의 제2 부분 사이이지만 그 위는 아닌 곳에 희생성(sacrificial) 유전부가 형성된다. 더미 게이트 라인들의 제1 부분 또는 제2 부분이나 양자 모두의 더미 게이트 라인들 중 하나 이상이 패턴화되어, 복수의 더미 게이트 사이 및 제1 영구 층간 유전부와 희생성 유전부의 나머지 영역들 사이에 트렌치(trench) 영역들이 제공된다. 트렌치 영역들은 제2 영구 층간 유전부로 채워진다. 복수의 더미 게이트는 영구 게이트 구조들로 대체된다. 희생성 유전부의 나머지 영역이 제거되어 컨택트 개구들이 제공된다. 그리고, 컨택트 개구들에 컨택트들이 형성된다.
도 1a 내지 도 1k는, 본 발명의 실시예에 따라, 게이트 정렬 컨택트를 구비하는 반도체 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도로서:
도 1a는 복수의 더미 게이트 라인을 포함하는 게이트 라인 그레이팅이 기판 위에 형성되는 것을 도시하고;
도 1b는 도 1a의 게이트 라인 그레이팅의 더미 게이트 라인들 위 및 그 사이에 마스킹 스택이 형성되는 것을 도시하고;
도 1c는, 도 1b의 마스킹 스택으로부터 패턴화된 하드마스크 층이 형성되는 것을 도시하는 것으로서, 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분 위 및 그 사이에만 패턴화된 하드마스크 층이 형성되어, 더미 게이트 라인들의 제2 부분이 노출되는 것을 도시하고;
도 1d는, 도 1c의 패턴화된 하드마스크 층 위와, 더미 게이트 라인들의 제2 부분 위 및 그 사이에 유전층이 형성되는 것을 도시하고;
도 1e는, 도 1d의 유전층이 평탄화되어, 더미 게이트 라인들의 제2 부분 위 및 그 사이에 패턴화된 유전층이 형성되고, 패턴화된 하드마스크 층이 다시 노출되는 것을 도시하고;
도 1f는, 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분으로부터 도 1e의 패턴화된 하드마스크 층이 제거되어, 더미 게이트 라인들의 제1 부분이 다시 노출되는 것을 도시하고;
도 1g는, 패턴화된 유전층 위와, 더미 게이트 라인들의 제1 부분 위 및 그 사이에, 층간 유전층이 형성되는 것을 도시하고;
도 1h는, 층간 유전층 및 패턴화된 유전층이 평탄화되어, 각각, 더미 게이트 라인들의 제1 부분 사이이지만 위는 아닌 곳에 제1 영구 층간 유전부가 형성되고, 더미 게이트 라인들의 제2 부분 사이이지만 위는 아닌 곳에 희생성 유전부가 형성되는 것을 도시하고,
도 1i는, 도 1h의 더미 게이트 라인들의 제1 또는 제2 부분이나 양자 모두의 더미 게이트 라인들 중 하나 이상이 패턴화되어, 복수의 더미 게이트 사이, 및 제1 영구 층간 유전부 및 희생성 유전부의 나머지 영역들 사이에 트렌치 영역들이 제공되고, 트렌치 영역은 제2 영구 층간 유전부로 채워지는 것을 도시하고;
도 1j는 도 1i의 복수의 더미 게이트가 영구 게이트 구조로 대체되는 것을 도시하며;
도 1k는 희생성 유전부의 나머지 영역이 제거되어 컨택트 개구가 제공되는 것을 도시한다.
도 2는 본 발명의 일 실시예에 따라 게이트 정렬 컨택트들을 구비하는 반도체 구조의 단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따라 게이트 정렬 컨택트들을 구비하는 반도체 구조의 평면도를 도시한다.
도 4는 본 발명의 일 실시예에 따라 게이트 정렬 컨택트들을 구비하는 다른 반도체 구조의 평면도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 도시한다.
게이트 정렬 컨택트 및 게이트 정렬 컨택트를 형성하는 방법이 기재된다. 이하의 설명에서는, 본 발명의 실시예에 대한 양질의 이해를 제공하기 위해, 구체적 집적사항(specific integration) 및 재료 체제 등 다수의 구체적 사양이 제안된다. 당업자에게는 본 발명의 실시예가 이러한 구체적 사양이 없어도 구현될 수 있다는 것이 자명할 것이다. 다른 경우, 본 발명의 실시예를 불필요하게 모호하게 하는 것을 방지하기 위하여, 집적 회로 설계 레이아웃 등 공지된 특성들은 상세히 기재되지 않는다. 또한, 도면에 도시되는 다양한 실시예는 예시적인 표현으로 반드시 도시된 크기는 아니라는 점이 이해되어야 할 것이다.
본 발명의 하나 이상의 실시예는 게이트 정렬 컨택트 처리에 관한 것이다. 이러한 처리는, 예를 들어 집적 회로 제조 등 반도체 구조 제조용 컨택트 구조를 형성하도록 구현되어도 좋다. 일 실시예에서, 컨택트 패턴은 기존 게이트 패턴에 정렬되어 형성된다. 이와 대조적으로, 종래의 접근방식은 통상적으로, 리소그래픽 컨택트 패턴의 등록이 조밀하고, 선택적 컨택트 에치와 조합하여 기존 게이트 패턴에 부가되는 리소그래피 처리를 포함한다. 예를 들어, 종래의 처리는 컨택트과 컨택트 플러그를 별도로 패턴화하는 폴리 (게이트) 그리드의 패턴화를 포함할 것이다.
본 명세서에 기재되는 하나 이상의 실시예에 따르면, 컨택트 형성의 방법은, 등록 견적이 과도하게 조밀한 리소그래픽 단계의 사용을 제거하면서도 기존 게이트 패턴에 완전히 정렬되는 컨택트 패턴의 형성을 포함한다. 이러한 일 실시예에서, 본 접근방식은, (예를 들어, 통상적으로 구현되는 드라이 에칭 또는 플라즈마 에칭에 비하여) 본질적으로 선택성이 높은 습식 에칭을 사용하여, 컨택트 개구를 생성할 수 있게 한다. 일 실시예에서, 컨택트 패턴은 컨택트 플러그 리소그래피 작업과 조합하여 기존 게이트 패턴을 활용하여 형성된다. 이러한 일 실시예에서, 본 접근방식은, 종래의 접근방식에서 사용되는 바와 같은, 다른 필수적인 리소그래피 작업에 대한 요구를 제거하여 컨택트 패턴을 형성할 수 있게 한다. 일 실시예에서, 트렌치 컨택트 그리드는 별도로 패턴화되지 않고, 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 이러한 일 실시예에서, 트렌치 컨택트 그리드는 게이트 그레이팅 커트에 앞서지만 게이트 그레이팅 패턴화에 후속하여 형성된다.
도 1a 내지 도 1k는, 본 발명의 일 실시예에 따라, 게이트 정렬 컨택트를 구비하는 반도체 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 도시하고 있다. 도 2는, 본 발명의 일 실시예에 따라, 게이트 정렬 컨택트를 구비하는 반도체 구조의 단면도를 도시하고 있다.
먼저, 도 2를 참조하면, 반도체 구조는, 기판의 액티브 영역(102) 위에 배치되는 복수의 게이트 구조(134)를 포함한다. 예를 들어, 액티브 영역은 도 2에 도시된 바와 같이 확산 영역(104)을 포함할 수 있다. 게이트 구조(134) 각각은 유전층(136), 게이트 전극(138) 및 측벽 스페이서(110)를 포함한다. 이하에 보다 상세히 기재되는 바와 같이 유전체 캡(140)이 포함되어도 좋다. 복수의 컨택트(142)가 포함되고, 각각의 컨택트는 복수의 게이트 구조(134)의 인접하는 2개의 게이트 구조의 측벽 스페이서(110) 사이에 배치된다. 복수의 컨택트 플러그(128/132)도 포함되고, 각각의 컨택트 플러그는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서(110) 사이에 배치된다. 게이트 구조(134), 액티브 영역(102), 확산 영역(104), 게이트 유전층(136), 게이트 전극(138), 측벽 스페이서(110), 유전체 캡(140), 컨택트(142) 및 컨택트 플러그(128/132)로 가능한 재료 선택사항이 이하 제공된다. 따라서, 일 실시예에서, 게이트 구조(134)의 측벽 스페이서(110)와 컨택트(142) 사이에는 중간 재료 층 또는 잔류물이 없다.
도 1a를 참조하면, 도 2와 관련하여 개시되는 구조 등, 반도체 구조를 제조하는 방법에서의 착수 지점은 게이트 라인 그레이팅(106)의 제조로 시작될 수 있다. 게이트 라인 그레이팅(106)은 스페이서(110)를 구비하는 더미 게이트(108)를 포함하여도 좋다. 게이트 라인 그레이팅(106)은, 액티브 영역(102) 위에, 일부에서는, 액티브 영역(102)의 확산 영역(104) 위에 형성되어도 좋다. 따라서, 일 실시예에서, 소스 및 드레인 영역(예를 들어, 영역(104))이 본 단계에서 제조된다. 그러나, 게이트 그레이팅 패턴이 형성되었지만 최종 게이트 패턴은 아직 형성되지 않았다. 게이트 라인 그레이팅(106)은 질화물 기둥 또는 기타 희생성 재료로 구성될 수 있고, 이는 이하 보다 상세히 설명되는 바와 같이 게이트 더미 재료로 참조되기도 한다.
일 실시예에서, 액티브 영역(102)은, 이에 한정되는 것은 아니지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함하는 재료의 단결정으로 구성된다. 일 실시예에서, 확산 영역(104)은 액티브 영역(102) 중 고농도 도핑된 영역이다. 일 실시예에서, 액티브 영역(102)은 IV족 재료로 구성되고, 하나 이상의 부분(104)이 붕소, 비소, 인, 인듐 또는 그 조합물로 도핑된다. 다른 실시예에서, 액티브 영역(102)은 III-V족 재료로 구성되고, 하나 이상의 부분(104)이 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨으로 도핑된다. 일 실시예에서, 액티브 영역(102)의 적어도 일부는 스트레인 처리된다(strained). 일 실시예에서, 액티브 영역(102)은 패턴화된 반도체 본체 등 3차원 구조의 일부 또는 전체일 수 있다. 대안적으로, 다른 실시예에서, 액티브 영역(102)은 전체적으로 평평하다.
액티브 영역(102)은 보다 넓은 기판의 일부로서 포함되어도 좋다. 기판은 반도체 디바이스 제조에 적합한 재료로 구성된다. 일 실시예에서, 기판은 벌크 기판이다. 예를 들어, 일 실시예에서, 기판은, 이에 한정되는 것은 아니지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함하는 재료의 단결정으로 구성되는 벌크 기판이다. 대안적으로, 기판은 상부 에피택셜 층 및 하부 벌크부를 포함하고, 그 중 하나는, 이에 한정되는 것은 아니지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함하는 재료의 단결정으로 구성되어도 좋다. 이에 한정되는 것은 아니지만, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산화-질화물을 포함하는 재료로 구성되는 중간 절연체 층이, 상부 에피택셜 층과 하부 벌크부 사이에 배치되어도 좋다.
게이트 라인 그레이팅(106)은 더미 게이트(108)로부터 형성되어도 좋다. 일 실시예에서, 더미 게이트(108)는 이하 논의되는 바와 같이 대체 게이트 작업에서 제거하기에 적합한 재료이다. 일 실시예에서, 더미 게이트(108)는, 다결정 실리콘, 비정질 실리콘, 실리콘 이산화물, 실리콘 질화물 또는 그 조합으로 구성된다. 다른 실시예에서는, 실리콘 이산화물 또는 실리콘 질화물 층 등 보호 캡핑 층(도시되지 않음)이 더미 게이트(108) 위에 형성된다. 일 실시예에서, 하부 더미 게이트 유전층(도시되지 않음)이 포함된다. 일 실시예에서, 더미 게이트(108)는 측벽 스페이서(110)를 더 포함하는데, 이는 인접 도전성 컨택트들로부터 영구 게이트 구조를 근본적으로 전기적 고립시키는데 적합한 재료로 구성되어도 좋다. 예를 들어, 일 실시예에서, 스페이서(110)는, 이에 한정되는 것은 아니지만, 실리콘 이산화물, 실리콘 산화-질화물, 실리콘 질화물 또는 탄소-도핑 실리콘 질화물 등의 유전체 재료로 구성된다.
도 1b를 참조하면, 게이트 라인 그레이팅(106)의 더미 게이트들(108)의 위 및 그 사이에 마스킹 스택(112)이 형성된다. 마스킹 스택(112)은 하드마스크 층(114), ARC(Anti_Reflective Coating) 층(116) 및 패턴화된 포토-레지스트 층(118)을 포함한다. 본 발명의 일 실시예에 따르면, 마스킹 스택(112)의 포토-레지스트 층(118)은 패턴화되어, 후속 형성되는 컨택트 패턴에서 중단(interruption)의 형성을 용이하게 해 준다. 이러한 중단은 "컨택트 플러그"라 지칭된다.
일 실시예에서, 하드마스크 층(114)은 후속 희생성 층으로서 역할하기에 적합한 재료로 구성된다. 예를 들어, 일 실시예에서, 이하 보다 상세히 설명되는 바와 같이, 하드마스크 층(114)은 궁극적으로 패턴화되어, 후속하여 선택적으로 제거되는 나머지 부분을 다른 특성부로 남겨 둔다. 이러한 특정 실시예에서, 하드마스크 층(114)은, 예를 들어, 교차 결합 유기 폴리머의 층으로서, 주로 탄소로 구성된다. 일 실시예에서, 하드마스크 층(114)은 BARC(Bottom Anti-Reflective Coating) 층 등 유기 폴리머 재료로 구성된다. 일 실시예에서, 하드마스크 층(114)은 CVD(Chemical Vapor Deposition) 처리에 의해 형성된다.
일 실시예에서, ARC 층(116)은 포토-레지스트 층(118)의 리소그래픽 패턴화 중 반사 간섭을 억제하는데 적합하다. 이러한 일 실시예에서, ARC 층(116)은 스핀-온-글라스(spin-on-glass) 재료로 구성된다. 패턴화된 포토-레지스트 층(118)은 리소그래픽 처리에 사용하기 적합한 재료로 구성되어도 좋다. 일 실시예에서, 패턴화된 포토-레지스트 층(118)은, 포토-레지스트 재료의 블랭킷 층(blanket layer)을 먼저 마스킹하고 나서, 이를 광원에 노출시켜 형성된다. 그리고, 블랭킷 포토-레지스트 층을 현상하여, 패턴화된 포토-레지스트 층(118)이 형성된다. 일 실시예에서, 광원에 노출되는 포토-레지스트 층의 부분은 포토-레지스트 층 현상시 제거된다. 따라서, 패턴화된 포토-레지스트 층(118)은 포지티브 포토-레지스트 재료로 구성된다. 특정 실시예에서, 패턴화된 포토-레지스트 층(118)은, 이에 한정되는 것은 아니지만, 248㎚ 레지스트, 193㎚ 레지스트, 157㎚ 레지스트, EUV(Extreme Ultra Violet) 레지스트, 빔 인쇄 층, 또는 다이아조나프소퀴논(diazonaphthoquinone) 감광제가 구비된 페놀 수지 매트릭스 등 포지티브 포토-레지스트 재료로 구성된다. 다른 실시예에서, 광원에 노출되는 포토-레지스트 층의 부분은 포토-레지스트 층 현상시 유지된다. 따라서, 패턴화된 포토-레지스트 층(118)은 네거티브 포토-레지스트 재료로 구성된다. 특정 실시예에서, 패턴화된 포토-레지스트 층(118)은, 이에 한정되는 것은 아니지만, 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)를 포함하는 등의 네거티브 포토-레지스트 재료로 구성된다.
도 1c를 참조하면, 포토-레지스트 층(118)의 패턴은 에치 처리에 의해 하드마스크 층(114)으로 이동되어, 게이트 라인 그레이팅(106)의 더미 게이트(108) 위 및 그 사이에 패턴화된 하드마스크 층(120)을 제공한다. 포토-레지스트 층(118)은 제거된다. 그러나, ARC 층(116)의 패턴화된 부분은 도 1c에 도시된 바와 같이 남는다. 본 발명의 일 실시예에 따르면, 포토-레지스트 층(118)의 패턴은 하드마스크 층(114)으로 이동되어, 도 1c에 도시된 바와 같이, 확산 영역(104) 위에 있는 더미 게이트(108)를 노출시킨다. 이러한 일 실시예에서, 포토-레지스트 층(118)의 패턴은 플라즈마 에치 처리를 사용하여 하드마스크 층(114)으로 이동된다.
도 1d를 참조하면, ARC 층(116)의 나머지 부분이 제거되고, 패턴화된 하드마스크 층(120)의 위와, 게이트 라인 그레이팅(106)의 노출된 더미 게이트(108)의 위 및 그 사이에, 유전층(122)이 형성된다. 일 실시예에서, 유전층(122)은 후속 희생성 층으로서 역할하는데 적합한 재료로 구성된다. 예를 들어, 일 실시예에서는, 이하에 보다 상세히 기재되는 바와 같이, 유전층(122)이 궁극적으로 선택적으로 제거되어 다른 노출된 특성부가 된다. 특정 실시예에서, 유전층은 실리콘 이산화물로 구성된다.
도 1e를 참조하면, 유전층(122)이 평탄화되어, 패턴화된 유전층(124)이 형성되고, 패턴화된 하드마스크 층(120)이 다시 노출된다. 일 실시예에서, 유전층(122)은 CMP(Chemical Mechanical Planarization) 처리 작업에 의해 평탄화된다. 이러한 일 실시예에서, CMP 처리 작업은 슬러리를 사용하여 연마 패드에서 유전층(122)을 연마하는 것을 포함한다. 다른 실시예에서는, 드라이 에치(dry etch) 처리가 사용된다.
도 1f를 참조하면, 패턴화된 하드마스크 층(120)이 선택적으로 제거되어, 패턴화된 유전층(124)과, 하부에 있던 게이트 라인 그레이팅(106)의 더미 게이트(108)가 남게 된다. 일 실시예에서, 패턴화된 하드마스크 층(120)은, 주로 또는 전체적으로 탄소로 구성되고, 선택적으로 제거되어, 실리콘 이산화물로 구성되는 패턴화된 유전층(124)이 남게 된다. 일 실시예에서, 패턴화된 하드마스크 층(120)은, 주로 또는 전체적으로 탄소로 구성되고, 애쉬 처리(ash process)에 의해 제거된다. 일 실시예에서, 패턴화된 하드마스크 층(120)은, 탄소 함유종으로 구성되고, 산소(O2) 가스 또는 질소(N2) 가스와 수소(H2) 가스의 혼합물을 사용하는 드라이 애쉬 작업으로 제거된다.
도 1g를 참조하면, 패턴화된 유전층(124)의 위와, 게이트 라인 그레이팅(106)의 노출된 더미 게이트들(108)의 위 및 그 사이에, 층간 유전층(126)이 형성된다. 본 발명의 일 실시예에 따르면, 층간 유전층(126)은, 이하 기재되는 바와 같이, 영구 층간 유전층의 제1 부분을 제공한다. 일 실시예에서, 층간 유전층(126)은 실리콘 탄화물 재료로 구성된다. 이러한 특정 실시예에서, 실리콘 탄화물 재료는 CVD(Chemical Vapor Deposition) 처리를 이용하여 형성된다. 다른 실시예에서, 층간 유전층(126)은, 이에 한정되는 것은 아니지만, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산화질화물 등의 재료로 구성된다.
도 1h를 참조하면, 층간 유전층(126) 및 패턴화된 유전층(124)이 평탄화되어, 게이트 라인 그레이팅(106)의 모든 더미 게이트(108)의 상부가 노출된다. 본 발명의 일 실시예에 따르면, 평탄화는 제1 영구 층간 유전부(128) 및 희생성 유전부(130)를 제공한다. 일 실시예에서, 층간 유전층(126) 및 패턴화된 유전층(124)은, 도 1e과 관련하여 상술된 바와 같이, CMP 처리 작업에 의해 평탄화된다.
본 단계에서, 스페이서(110)를 포함하여, 게이트 라인 그레이팅(106)의 더미 게이트(108)는 그레이팅 구조에 직교형으로(orthogonal) 패턴화되어도 좋다. 예를 들어, 고립 영역 위 등 확산 영역 위가 아닌 게이트 라인 그레이팅(106)의 부분이 제거되어도 좋다. 다른 실시예에서, 패턴화는 별도의 더미 게이트 구조를 낳는다. 도 1i를 참조하면, 이러한 일 실시예에서, 확산 영역(104) 위에 있지 않은 더미 게이트(108) 부분(및 대응 스페이서(110) 부분)은, 예를 들어 리소그래피 및 에치 처리에 의해 제거된다.
도 1i를 참조하면, 게이트 라인 그레이팅(106) 부분이 제거된 영역은 제2 영구 층간 유전부(132)로 채워진다. 제2 영구 층간 유전부(132)는, 예를 들어 퇴적 및 평활화에 의하는 등, 제1 영구 층간 유전부(128)와 유사하거나 동일한 재료와 방식으로 형성되어도 좋다. 도 1i는 도 1h에 도시된 단면과는 다른 위치에서의 단면을 바라본 것(예를 들어, 페이지 쪽으로 또는 페이지로부터)일 수 있다는 점에 주의하여야 한다. 따라서, 이 지점에서, 영구 층간 유전층은, 제1 영역에 형성되는 제1 영구 층간 유전부(128)(도 1i에는 도시되지 않음)와 제2 영역에 형성되는 제2 영구 층간 유전부(132)의 조합에 의해 정의되어도 좋다. 이러한 일 실시예에서, 제1 영구 층간 유전부(128)와 제2 영구 층간 유전부(132) 양자 모두는 실리콘 탄화물로 구성된다.
본 단계에서, 노출된 나머지 더미 게이트(108)는 대체 게이트 처리 방식으로 대체되어도 좋다. 이러한 방식에서는, 폴리실리콘 또는 실리콘 질화물 기둥 재료 등의 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체되어도 좋다. 이러한 일 실시예에서는, 이전 처리로부터 수행되는 바와는 달리, 영구 게이트 유전층도 본 처리에서 형성된다.
일 실시예에서, 더미 게이트(108)는 드라이 에치 또는 웨트 에치 처리에 의해 제거된다. 일 실시예에서, 더미 게이트(108)는 다결정 실리콘 또는 비정질 실리콘으로 구성되고, SF6을 포함하는 드라이 에치 처리로 제거된다. 다른 실시예에서, 더미 게이트(108)는 다결정 실리콘 또는 비정질 실리콘으로 구성되고, 수성(aqueous) NH4OH 또는 테트라메틸암모늄 수산화물을 포함하는 웨트 에치 처리로 제거된다. 일 실시예에서, 더미 게이트(108)는 실리콘 질화물로 구성되고, 수성 인산(aqueous phosphoric acid)을 포함하는 웨트 에치로 제거된다.
도 1j를 참조하면, 영구 게이트 구조(134)는 영구 게이트 유전층(136) 및 영구 게이트 전극 층 또는 스택(138)을 포함하도록 형성된다. 부가적으로, 일 실시예에서, 영구 게이트 구조(134)의 상부는 에치 처리 등에 의해 제거되어 유전체 캡 층(140)으로 대체된다. 일 실시예에서, 유전체 캡 층(140)은, 실리콘 탄화물로 구성되는 제1 영구 층간 유전부(128) 및 제2 영구 층간 유전부(132)와 동일한 재료로 구성된다. 이러한 일 실시예에서는, 유전체 캡 층(140), 제1 영구 층간 유전부(128) 및 제2 영구 층간 유전부(132) 모두가 실리콘 탄화물로 구성된다.
일 실시예에서, 영구 게이트 유전층(136)은 하이-K(high-K) 재료로 구성된다. 예를 들어, 일 실시예에서, 영구 게이트 유전층(136)은, 이에 한정되는 것은 아니지만, 하프늄 산화물, 하프늄 산화-질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트 또는 그 조합 등의 재료로 구성된다. 또한, 영구 게이트 유전층(136)의 일부는 확산 영역(104)의 상부 일부 층으로부터 형성되는 선천성 산화물 층을 포함하여도 좋다. 일 실시예에서, 영구 게이트 유전층(136)이, 상부는 하이-K 부분으로 구성되고, 하부는 반도체 재료의 산화물로 구성된다. 일 실시예에서, 영구 게이트 유전층(136)이, 상부는 하프늄 산화물로 구성되고, 바닥부는 실리콘 산화물 또는 실리콘 산화질화물로 구성된다.
일 실시예에서, 영구 게이트 전극 층 또는 스택(138)은 금속 게이트로 구성된다. 일 실시예에서, 영구 게이트 전극 층 또는 스택(138)은, 이에 한정되는 것은 아니지만, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물 등의 금속층으로 구성된다. 특정 실시예에서, 영구 게이트 전극 층 또는 스택(138)은 금속 일함수-설정(workfunction-setting) 층 위에 형성되는 비-일함수-설정(non-workfunction-setting) 충진 재료로 구성된다. 일 실시예에서, 영구 게이트 전극 층 또는 스택(138)은 상술된 바와 같이 절연성 유전체 재료로 구성되는 측벽 스페이서(110)도 포함한다.
도 1k를 참조하면, 희생성 유전부(130)는, 유전체 캡 층(140), 제1 영구 층간 유전부(128), 제2 영구 층간 유전부(132), 스페이서(110) 및 확산 영역(104)의 노출부에 대해 선택적으로 제거된다. 일 실시예에서, 희생성 유전부(130)는 드라이 에치로 제거되거나 또는 수성 플루오르화 수소산(HF) 웨트 에치 처리 등의 웨트 에치로 제거된다. 본 발명의 일 실시예에 따르면, 희생성 유전부(130)는 후속 컨택트 형성을 위한 희생성 플레이스홀더(placeholder) 역할을 한다.
도 2를 다시 참조하면, 컨택트(142)는 희생성 유전부(130)가 있던 곳에 형성된다. 따라서, 컨택트(142)는 영구 게이트 구조들(134) 사이에 형성된다. 일 실시예에서, 컨택트(142)는 도전성 재료의 퇴적과 평활화(예를 들어, CMP 등)에 의해 형성된다. 컨택트(142)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 컨택트(142)는 금속 종으로 구성된다. 이러한 금속 종은, 니켈이나 코발트 등 순수 금속이거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료 등) 등의 합금이어도 좋다.
도 3은, 본 발명의 일 실시예에 따라, 도 2의 반도체 구조의 특정 특성부를 도시하는 평면도이다. 도 3을 참조하면, 반도체 구조는 기판의 액티브 영역(102)(예를 들어, 확산 영역(104) 등) 위에 배치되는 복수의 게이트 구조(134)를 포함한다. 복수의 컨택트(142)가 포함되고, 이들 각각은 복수의 게이트 구조(134) 중 인접하는 2개의 게이트 구조 사이에, 예를 들어, 복수의 게이트 구조(134) 중 인접하는 2개의 게이트 구조의 측벽들 사이에, 배치된다.
따라서, 일 실시예에서, 반도체 구조를 제조하는 방법은 기판 위에 게이트 라인 그레이팅을 형성하는 단계를 포함한다. 게이트 라인 그레이팅은 복수의 더미 게이트 라인을 포함한다. 게이트 라인 그레이팅의 더미 게이트 라인들 위 및 그 사이에 마스킹 스택이 형성된다. 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분 위에 및 그 사이에만 마스킹 스택으로부터 패턴화된 하드마스크 층이 형성되고, 더미 게이트 라인들의 제2 부분은 노출된다. 패턴화된 하드마스크 층 위와, 더미 게이트 라인들의 제2 부분 위 및 그 사이에, 유전층이 형성된다. 유전층은 평활화되어, 더미 게이트 라인들의 제2 부분의 위 및 그 사이에 패턴화된 유전층이 형성되고, 패턴화된 하드마스크 층이 다시 노출된다. 패턴화된 하드마스크 층은 게이트 라인 그레이팅의 더미 게이트 라인들의 제1 부분으로부터 제거되어, 더미 게이트 라인들의 제1 부분이 다시 노출된다. 패턴화된 유전층 위, 및 게이트 라인들의 제1 부분 위 및 그 사이에, 층간 유전층이 형성된다. 층간 유전층 및 패턴화된 유전층이 평탄화되어, 각각, 더미 게이트 라인들의 제1 부분 위는 아니지만 그 사이에 제1 영구 층간 유전부를 형성하고, 더미 게이트 라인들의 제2 부분 위는 아니지만 그 사이에 희생성 유전부를 형성한다. 더미 게이트 라인들의 제1 부분이나 제2 부분 또는 양자 모두의 더미 게이트 라인들 중 하나 이상이 패턴화되어, 복수의 더미 게이트 사이와, 제1 영구 층간 유전부 및 희생성 유전부의 나머지 영역 사이에, 트렌치 영역이 제공된다. 트렌치 영역은 제2 영구 층간 유전부로 채워진다. 복수의 더미 게이트는 영구 게이트 구조로 대체된다. 희생성 유전부의 나머지 영역은 제거되어 컨택트 개구를 제공한다. 그리고, 컨택트 개구에 컨택트가 형성된다.
이러한 일 실시예에서, 패턴화된 하드마스크 층 형성은 교차-결합 유기 폴리머 층 형성을 포함하고, 유전층 형성은 실리콘 이산화물 층 형성을 포함하고, 층간 유전층 형성은 실리콘 탄화물 층 형성을 포함하며, 트렌치 영역을 제2 영구 층간 유전부로 채우는 것은 실리콘 탄화물의 제2 층 형성 및 평탄화를 포함한다. 이러한 특정 일 실시예에서, 복수의 더미 게이트를 영구 게이트 구조로 대체하는 것은, 영구 게이트 유전층, 영구 게이트 층 및 실리콘 탄화물 캡 층 형성을 포함한다. 이러한 다른 실시예에서, 기판 위에 게이트 라인 그레이팅을 형성하는 것은, 3차원 액티브 영역의 상부면 위에 측벽을 따라 더미 게이트 라인을 형성하는 것을 포함한다.
일 실시예에서, 본 명세서에 개시되는 하나 이상의 접근방식은, 더미 컨택트 처리 및 대체 컨택트 처리와 조합하여 더미 게이트 처리 및 대체 게이트 처리를 효과적으로 고려한다. 이러한 일 실시예에서, 대체 컨택트 처리는 대체 게이트 처리 이후에 수행되어, 영구 게이트 스택의 적어도 일부에 고온 어닐(anneal)을 허용한다. 예를 들어, 이러한 특정 일 실시예에서, 영구 게이트 구조의 적어도 일부의 어닐은, 예를 들어 게이트 유전층이 형성된 후, 대략 섭씨 600도 초과의 온도로 수행된다. 이러한 어닐은 영구 컨택트의 형성 이전에 수행된다.
일 실시예에서, 더미 컨택트는 컨택트 플러그의 형성 이전에 형성된다. 즉, 더미 컨택트는 게이트 그레이팅에서 더미 게이트 구조를 컷팅하기 이전에 형성된다. 이러한 접근방식은 궁극적인 레이아웃에 융통성을 제공한다. 이러한 일 실시예에서, 컨택트 구조는 2개 이상의 확산 영역과 접촉하여 형성된다. 예를 들어, 도 4는, 본 발명의 다른 실시예에 따라, 게이트 정렬 컨택트를 구비하는 다른 반도체 구조의 평면도이다.
도 4를 참조하면, 반도체 구조는 기판의 액티브 영역(102)(예를 들어, 확산 영역(104) 등) 위에 배치되는 복수의 게이트 구조(134)를 포함한다. 복수의 컨택트(142)가 포함되고, 각 컨택트는, 복수의 게이트 구조(134) 중 인접하는 2개의 게이트 구조들 사이에, 예를 들어, 복수의 게이트 구조(134) 중 인접하는 2개의 게이트 구조들의 측벽 스페이서들 사이에 배치된다. 컨택트(144) 중 하나는 2개의 확산 영역과 접촉하여 형성된다. 컨택트(144)의 형성은, 특정 실시예에서, 컨택트(144)용 더미 컨택트 플레이스홀더가 적어도 하나 형성되기까지는 컷팅되지 않는 더미 게이트 그레이팅 라인이 이미 존재하므로 용이하게 된다.
상술된 처리의 모든 양상이 본 발명의 실시예의 사상 및 범위 내에서 이루어져야 되는 것은 아니라는 점에 주의하여야 한다. 예를 들어, 일 실시예에서, 더미 게이트가 항상 형성되어야 하는 것은 아니다. 상술된 게이트 스택은 초기 형성시 실제로 영구 게이트 스택이어도 좋다. 이러한 일 실시예에서, 플러그 형성이 게이트 컷팅 작업에 후속한다면, 이점 및 장점이 구현될 것이다.
본 명세서에 개시되는 처리는 하나 또는 복수의 반도체 디바이스를 제조하는데 사용될 수 있다. 반도체 디바이스는 트랜지스터 등의 디바이스이어도 좋다. 예를 들어, 일 실시예에서, 반도체 디바이스는 로직 또는 메모리용 MOS(Metal-Oxide Semiconductor) 트랜지스터이거나 바이폴라 트랜지스터이다. 또한, 일 실시예에서, 반도체 디바이스는, 트라이게이트 디바이스, 독립 액세스형 더블 게이트 디바이스 또는 FIN-FET 등 3차원 아키텍쳐를 갖는다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(500)를 도시한다. 컴퓨팅 디바이스(500)는 보드(502)를 수용한다. 보드(502)는, 이에 한정되는 것은 아니지만, 프로세서(504)와 적어도 하나의 통신 칩(506)을 포함하는 복수의 구성요소를 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적 전기적으로 결합된다. 특정 경우에서는 적어도 하나의 통신 칩(506) 또한 보드(502)에 물리적 전기적으로 결합된다. 다른 경우에서는, 통신 칩(506)이 프로세스(504)의 일부이다.
응용에 따라서, 컴퓨팅 디바이스(500)는 보드(502)에 물리적 전기적으로 결합되거나 결합되지 않는 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는, 이에 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM 등), 불휘발성 메모리(예를 들어, ROM 등), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등)를 포함한다.
통신 칩(506)은 컴퓨팅 디바이스(500)와의 데이터 송수신을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 변조된 전자기 방사를 사용하여 비고형(non-solid) 매체를 통해 데이터를 통신하는, 회로, 디바이스, 시스템, 방법, 테크닉, 통신 채널 등에 사용될 수 있다. 이 용어는, 비록 특정 실시예에서 유선을 포함하지 않더라도, 관련 디바이스가 유선을 전혀 포함하지 않는다는 것을 의미하는 것은 아니다. 통신 칩(506)은, 이에 제한되는 것은 아니지만, 3G, 4G, 5G 등으로 지정되는 임의의 다른 무선 프로토콜 뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev_DO, HSPA+, HSDPA, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 행하여도 좋다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스 등 근거리 무선 통신에 쓰이고, 제2 통신 칩(506)은 GPS,EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등 원거리 무선 통신에 쓰일 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키지화되는 집적 회로 다이(die)를 포함한다. 본 발명의 특정 구현에서, 프로세서의 집적 회로 다이는, 본 발명의 구현에 따라 이루어지는 MOS-FET 트랜지스터 등의 디바이스를 하나 이상 포함한다. "프로세서"라는 용어는, 레지스터 및/또는 메모리로부터의 전자 데이터를 레지스터 및/또는 메모리에 저장되는 다른 전자 데이터로 변환하는 처리를 행하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(506) 또한 통신 칩(506) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현에 따라 이루어지는 MOS-FET 트랜지스터 등의 디바이스를 하나 이상 포함한다.
다른 구현에서는, 컴퓨팅 디바이스(500) 내에 수용되는 다른 구성요소가, 본 발명의 구현에 따라 이루어지는 MOS-FET 트랜지스터 등의 디바이스를 하나 이상 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(500)는, 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assitant), 울트라 모바일 PC, 휴대 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 음악 재생기 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
이상, 게이트 정렬 컨택트 및 게이트 정렬 컨택트를 형성하는 방법이 개시되었다. 일 실시예에서, 반도체 구조를 제조하는 방법은, 기판 위에 형성되는 액티브 영역 위에 복수의 게이트 구조를 형성하는 단계를 포함한다. 게이트 구조 각각은 게이트 유전층, 게이트 전극 및 측벽 스페이서를 포함한다. 복수의 컨택트 플러그가 형성되고, 각각의 컨택트 플러그는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 형성된다. 복수의 컨택트가 형성되고, 각각이 컨택트는 복수의 게이트 구조 중 인접하는 2개의 게이트 구조의 측벽 스페이서들 사이에 형성된다. 복수의 컨택트 및 복수의 게이트 구조는 복수의 컨택트 플러그 형성에 후속하여 형성된다. 일 실시예에서, 복수의 게이트 구조는 복수의 컨택트 형성 이전에 복수의 더미 게이트를 대체하는 것에 의해 형성된다. 일 실시예에서, 복수의 컨택트 형성은 액티브 영역 중 2 이상의 확산 영역과 접촉하여 컨택트 구조를 형성하는 것을 포함한다.

Claims (16)

  1. 집적 회로 구조로서,
    실리콘을 포함하는 핀(fin) - 상기 핀은 제1 방향을 따르는 길이를 가짐 -;
    상기 핀 위에 접하고, 상기 제1 방향에 직교인 제2 방향을 따르는 제1 게이트 구조 - 상기 제1 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로(laterally) 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제2 게이트 구조 - 상기 제2 게이트 구조는 상기 제1 게이트 구조에 인접하고, 상기 제2 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제3 게이트 구조- 상기 제3 게이트 구조는 상기 제2 게이트 구조에 인접하고, 상기 제3 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제4 게이트 구조- 상기 제4 게이트 구조는 상기 제3 게이트 구조에 인접하고, 상기 제4 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제1 도전성 컨택트 구조 - 상기 제1 도전성 컨택트 구조는 상기 제1 게이트 구조와 상기 제2 게이트 구조에 정렬함으로써 상기 제1 게이트 구조와 상기 제2 게이트 구조 사이에 형성되고, 상기 제1 도전성 컨택트 구조는 상기 제1 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제2 게이트 구조의 상기 유전체 캡과 동일 평면인(co-planar) 상부면을 가짐 -;
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제2 도전성 컨택트 구조 - 상기 제2 도전성 컨택트 구조는 상기 제2 게이트 구조와 상기 제3 게이트 구조에 정렬함으로써 상기 제2 게이트 구조와 상기 제3 게이트 구조 사이에 형성되고, 상기 제2 도전성 컨택트 구조는 상기 제2 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제3 게이트 구조의 상기 유전체 캡과 동일 평면인 상부면을 가짐 -; 및
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제3 도전성 컨택트 구조 - 상기 제3 도전성 컨택트 구조는 상기 제3 게이트 구조와 상기 제4 게이트 구조에 정렬함으로써 상기 제3 게이트 구조와 상기 제4 게이트 구조 사이에 형성되고, 상기 제3 도전성 컨택트 구조는 상기 제3 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제4 게이트 구조의 상기 유전체 캡과 동일 평면인 상부면을 가짐 -
    를 포함하고,
    상기 제1 내지 제3 도전성 컨택트 구조 각각은 상기 제1 내지 제4 게이트 구조의 하부면들(bottom surfaces)과 동일 평면인 하부면을 가지는, 집적 회로 구조.
  2. 제1항에 있어서,
    상기 제1 게이트 구조, 상기 제2 게이트 구조, 상기 제3 게이트 구조, 및 상기 제4 게이트 구조는 상기 제2 방향을 따라서 동일한 길이를 갖는, 집적 회로 구조.
  3. 제2항에 있어서,
    상기 제1 도전성 컨택트 구조, 상기 제2 도전성 컨택트 구조, 및 상기 제3 도전성 컨택트 구조는 상기 제2 방향을 따라서 동일한 길이를 갖는, 집적 회로 구조.
  4. 제1항에 있어서,
    상기 제1 도전성 컨택트 구조, 상기 제2 도전성 컨택트 구조, 및 상기 제3 도전성 컨택트 구조는 상기 제2 방향을 따라서 동일한 길이를 갖는, 집적 회로 구조.
  5. 제1항에 있어서,
    상기 제1 게이트 구조, 상기 제2 게이트 구조, 상기 제3 게이트 구조, 및 상기 제4 게이트 구조의 각각의 유전체 캡은 실리콘 탄화물을 포함하는, 집적 회로 구조.
  6. 제1항에 있어서,
    상기 제1 게이트 구조, 상기 제2 게이트 구조, 상기 제3 게이트 구조, 및 상기 제4 게이트 구조의 각각의 유전체 캡은 상기 제1 게이트 구조, 상기 제2 게이트 구조, 상기 제3 게이트 구조, 및 상기 제4 게이트 구조의 각각의 측벽 스페이서들의 유전체 물질과는 상이한 유전체 물질을 포함하는, 집적 회로 구조.
  7. 제1항에 있어서,
    상기 제1 게이트 구조, 상기 제2 게이트 구조, 상기 제3 게이트 구조, 및 상기 제4 게이트 구조의 각각의 게이트 유전체층은 하이-K(high-K) 게이트 유전체층을 포함하는, 집적 회로 구조.
  8. 컴퓨팅 디바이스로서,
    보드(board); 및
    집적 회로 구조를 포함하는, 상기 보드에 결합된 구성요소(component)
    를 포함하고, 상기 집적 회로 구조는:
    실리콘을 포함하는 핀 - 상기 핀은 제1 방향을 따르는 길이를 가짐 -;
    상기 핀 위에 접하고, 상기 제1 방향에 직교인 제2 방향을 따르는 제1 게이트 구조 - 상기 제1 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제2 게이트 구조 - 상기 제2 게이트 구조는 상기 제1 게이트 구조에 인접하고, 상기 제2 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제3 게이트 구조- 상기 제3 게이트 구조는 상기 제2 게이트 구조에 인접하고, 상기 제3 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위에 접하고, 상기 제2 방향을 따르는 제4 게이트 구조- 상기 제4 게이트 구조는 상기 제3 게이트 구조에 인접하고, 상기 제4 게이트 구조는 게이트 유전체층, 금속 게이트, 측벽 스페이서들, 및 상기 측벽 스페이서들에 측면으로 인접하는 유전체 캡을 포함함 -;
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제1 도전성 컨택트 구조 - 상기 제1 도전성 컨택트 구조는 상기 제1 게이트 구조와 상기 제2 게이트 구조에 정렬함으로써 상기 제1 게이트 구조와 상기 제2 게이트 구조 사이에 형성되고, 상기 제1 도전성 컨택트 구조는 상기 제1 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제2 게이트 구조의 상기 유전체 캡과 동일 평면인 상부면을 가짐 -;
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제2 도전성 컨택트 구조 - 상기 제2 도전성 컨택트 구조는 상기 제2 게이트 구조와 상기 제3 게이트 구조에 정렬함으로써 상기 제2 게이트 구조와 상기 제3 게이트 구조 사이에 형성되고, 상기 제2 도전성 컨택트 구조는 상기 제2 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제3 게이트 구조의 상기 유전체 캡과 동일 평면인 상부면을 가짐 -; 및
    상기 핀 위의 그리고 상기 제2 방향을 따르는 제3 도전성 컨택트 구조 - 상기 제3 도전성 컨택트 구조는 상기 제3 게이트 구조와 상기 제4 게이트 구조에 정렬함으로써 상기 제3 게이트 구조와 상기 제4 게이트 구조 사이에 형성되고, 상기 제3 도전성 컨택트 구조는 상기 제3 게이트 구조의 상기 유전체 캡의 상부면과 그리고 상기 제4 게이트 구조의 상기 유전체 캡과 동일 평면인 상부면을 가짐 -
    를 포함하고,
    상기 제1 내지 제3 도전성 컨택트 구조 각각은 상기 제1 내지 제4 게이트 구조의 하부면들(bottom surfaces)과 동일 평면인 하부면을 가지는, 컴퓨팅 디바이스.
  9. 제8항에 있어서,
    상기 보드에 결합된 메모리
    를 더 포함하는 컴퓨팅 디바이스.
  10. 제8항에 있어서,
    상기 보드에 결합된 통신 칩
    을 더 포함하는 컴퓨팅 디바이스.
  11. 제8항에 있어서,
    상기 보드에 결합된 카메라
    를 더 포함하는 컴퓨팅 디바이스.
  12. 제8항에 있어서,
    상기 보드에 결합된 배터리
    를 더 포함하는 컴퓨팅 디바이스.
  13. 제8항에 있어서,
    상기 보드에 결합된 안테나
    를 더 포함하는 컴퓨팅 디바이스.
  14. 제8항에 있어서,
    상기 구성요소는 패키지화된 집적 회로 다이(die)인, 컴퓨팅 디바이스.
  15. 제8항에 있어서,
    상기 구성요소는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 구성된 그룹으로부터 선택되는, 컴퓨팅 디바이스.
  16. 제8항에 있어서,
    상기 컴퓨팅 디바이스는 휴대 전화, 랩탑, 데스크탑 컴퓨터, 서버, 및 셋-톱 박스로 구성된 그룹으로부터 선택되는, 컴퓨팅 디바이스.
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