JPH10209390A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10209390A JPH10209390A JP9006093A JP609397A JPH10209390A JP H10209390 A JPH10209390 A JP H10209390A JP 9006093 A JP9006093 A JP 9006093A JP 609397 A JP609397 A JP 609397A JP H10209390 A JPH10209390 A JP H10209390A
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Abstract
(57)【要約】
【課題】 積層構造の異なる２つの配線層領域の境界部
に生じる膜ストレスや液トラップの問題を解消すること
ができる半導体装置を提供する。 【解決手段】 シリコン基板１１０上に３つの配線層を
有するＤＲＡＭ部１２０と単層の配線層を有するＬｏｇ
ｉｃ部１３０を形成する。ＤＲＡＭ部１２０とＬｏｇｉ
ｃ部１３０との境界部にダミー層部１６０を形成する。
ダミー層部１６０は、ＤＲＡＭ部１２０の第１〜第３の
配線層１２２、１２４、１２６に対応する第１〜第３の
ダミー配線層１６２、１６４、１６６を、階段状にずら
すことにより形成する。この結果、ダミー層部１６０
は、急な段差をもたない、なだらかな階段状に形成され
るため、この部分の絶縁皮膜層１５６における膜ストレ
スが軽減できる。また、洗浄液等の液トラップが付着し
ても、ウォータマークの残留を排除できる。
に生じる膜ストレスや液トラップの問題を解消すること
ができる半導体装置を提供する。 【解決手段】 シリコン基板１１０上に３つの配線層を
有するＤＲＡＭ部１２０と単層の配線層を有するＬｏｇ
ｉｃ部１３０を形成する。ＤＲＡＭ部１２０とＬｏｇｉ
ｃ部１３０との境界部にダミー層部１６０を形成する。
ダミー層部１６０は、ＤＲＡＭ部１２０の第１〜第３の
配線層１２２、１２４、１２６に対応する第１〜第３の
ダミー配線層１６２、１６４、１６６を、階段状にずら
すことにより形成する。この結果、ダミー層部１６０
は、急な段差をもたない、なだらかな階段状に形成され
るため、この部分の絶縁皮膜層１５６における膜ストレ
スが軽減できる。また、洗浄液等の液トラップが付着し
ても、ウォータマークの残留を排除できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に積
層構造の異なる配線層領域を隣接して形成した半導体装
置に関する。
層構造の異なる配線層領域を隣接して形成した半導体装
置に関する。
【０００２】
【従来の技術】従来より、例えばＤＲＡＭを搭載したＡ
ＳＩＣにおいては、多結晶（ｐｏｌｙ）シリコンの配線
層を多層に積層したＤＲＡＭ部の周囲に、多結晶シリコ
ンの単層配線層により構成したＬｏｇｉｃ部を配設した
構造を有する。図３は、このようなＡＳＩＣチップにお
けるＤＲＡＭ部とＬｏｇｉｃ部の積層構造を示す断面図
である。図示のように、シリコン基板１０上にＤＲＡＭ
部２０とＬｏｇｉｃ部３０が隣接して形成されている。
ＤＲＡＭ部２０は、絶縁層を介して多結晶シリコン層よ
りなる３つの配線層２２、２４、２６が積層されてい
る。また、Ｌｏｇｉｃ部３０は、多結晶シリコン層より
なる１つの配線層３２を有する。このＬｏｇｉｃ部３０
の配線層３２は、ＤＲＡＭ部２０の第１配線層２２と同
時に形成される。
ＳＩＣにおいては、多結晶（ｐｏｌｙ）シリコンの配線
層を多層に積層したＤＲＡＭ部の周囲に、多結晶シリコ
ンの単層配線層により構成したＬｏｇｉｃ部を配設した
構造を有する。図３は、このようなＡＳＩＣチップにお
けるＤＲＡＭ部とＬｏｇｉｃ部の積層構造を示す断面図
である。図示のように、シリコン基板１０上にＤＲＡＭ
部２０とＬｏｇｉｃ部３０が隣接して形成されている。
ＤＲＡＭ部２０は、絶縁層を介して多結晶シリコン層よ
りなる３つの配線層２２、２４、２６が積層されてい
る。また、Ｌｏｇｉｃ部３０は、多結晶シリコン層より
なる１つの配線層３２を有する。このＬｏｇｉｃ部３０
の配線層３２は、ＤＲＡＭ部２０の第１配線層２２と同
時に形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では、積層構造の異なるＤＲＡＭ部２０とＬｏ
ｇｉｃ部３０との境界部に急峻な段差部４０が形成され
るため、この部分の絶縁膜４２にストレスが生じ、ま
た、洗浄液等のトラップ４４によるウォータマーク等の
問題が生じていた。なお、これは上述のようなＡＳＩＣ
チップに限らず、層構造の異なる配線領域を隣接配置す
る各種の半導体チップにおいて同様に生じる問題であ
る。そこで本発明の目的は、積層構造の異なる２つの配
線層領域の境界部に生じる膜ストレスや液トラップの問
題を解消することができる半導体装置を提供するもので
ある。
た従来例では、積層構造の異なるＤＲＡＭ部２０とＬｏ
ｇｉｃ部３０との境界部に急峻な段差部４０が形成され
るため、この部分の絶縁膜４２にストレスが生じ、ま
た、洗浄液等のトラップ４４によるウォータマーク等の
問題が生じていた。なお、これは上述のようなＡＳＩＣ
チップに限らず、層構造の異なる配線領域を隣接配置す
る各種の半導体チップにおいて同様に生じる問題であ
る。そこで本発明の目的は、積層構造の異なる２つの配
線層領域の境界部に生じる膜ストレスや液トラップの問
題を解消することができる半導体装置を提供するもので
ある。
【０００４】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板上に積層構造の異なる配線層領域
を隣接して形成した半導体装置において、積層構造の異
なる２つの配線層領域の境界部に、この境界部における
段差を緩和するダミー層部を有し、前記ダミー層部は、
多層側の配線層領域の配線層に対応するダミー配線層
を、少層側の配線層領域方向に階段状にずらすことによ
り形成されていることを特徴とする。
するため、半導体基板上に積層構造の異なる配線層領域
を隣接して形成した半導体装置において、積層構造の異
なる２つの配線層領域の境界部に、この境界部における
段差を緩和するダミー層部を有し、前記ダミー層部は、
多層側の配線層領域の配線層に対応するダミー配線層
を、少層側の配線層領域方向に階段状にずらすことによ
り形成されていることを特徴とする。
【０００５】以上のような本発明の半導体装置におい
て、多層側の配線層領域と少層側の配線層領域の間の段
差は、各領域の境界部に設けたダミー層部によって緩和
されるので、この部分の絶縁皮膜層は、急峻な段差とな
らず、なだらかに形成されるため、膜ストレスが軽減さ
れる。また、この境界部に洗浄液等の液トラップが生じ
た場合でも、これが急峻な段差による窪み部分に残留す
ることがなくなり、ウォータマークの悪影響を排除でき
る。また、ダミー層部は、多層側の配線層領域の配線層
に対応するダミー配線層を、少層側の配線層領域方向に
階段状にずらすことにより形成されるので、多層側の配
線層の成膜工程で同時に生成できるので、ダミー層部を
設けるための特別の工程を設ける必要がなく、容易に生
成できる。
て、多層側の配線層領域と少層側の配線層領域の間の段
差は、各領域の境界部に設けたダミー層部によって緩和
されるので、この部分の絶縁皮膜層は、急峻な段差とな
らず、なだらかに形成されるため、膜ストレスが軽減さ
れる。また、この境界部に洗浄液等の液トラップが生じ
た場合でも、これが急峻な段差による窪み部分に残留す
ることがなくなり、ウォータマークの悪影響を排除でき
る。また、ダミー層部は、多層側の配線層領域の配線層
に対応するダミー配線層を、少層側の配線層領域方向に
階段状にずらすことにより形成されるので、多層側の配
線層の成膜工程で同時に生成できるので、ダミー層部を
設けるための特別の工程を設ける必要がなく、容易に生
成できる。
【０００６】
【発明の実施の形態】次に、本発明による半導体装置の
実施の形態例について説明する。図１は、本発明による
半導体装置の一例であるＡＳＩＣチップの積層構造を示
す断面図であり、図２は、図１に示すＡＳＩＣチップの
外観上面形状を示す平面図である。なお、これらの図
は、本発明を説明するための必要最小限の構成を簡略化
して示したものである。このＡＳＩＣチップ１００は、
図１に示すように、シリコン基板１１０上にＤＲＡＭ部
１２０とＬｏｇｉｃ部１３０を形成したものであり、Ｄ
ＲＡＭ部１２０は、図２に示すように、チップ１００上
の正方形の領域に形成され、このＤＲＡＭ部１２０の周
囲にＬｏｇｉｃ部１３０が形成されている。
実施の形態例について説明する。図１は、本発明による
半導体装置の一例であるＡＳＩＣチップの積層構造を示
す断面図であり、図２は、図１に示すＡＳＩＣチップの
外観上面形状を示す平面図である。なお、これらの図
は、本発明を説明するための必要最小限の構成を簡略化
して示したものである。このＡＳＩＣチップ１００は、
図１に示すように、シリコン基板１１０上にＤＲＡＭ部
１２０とＬｏｇｉｃ部１３０を形成したものであり、Ｄ
ＲＡＭ部１２０は、図２に示すように、チップ１００上
の正方形の領域に形成され、このＤＲＡＭ部１２０の周
囲にＬｏｇｉｃ部１３０が形成されている。
【０００７】ＤＲＡＭ部１２０は、シリコン基板１１０
上に第１の絶縁層１５０を介して第１の配線層１２２が
形成され、この上に第２の絶縁層１５２を介して第２の
配線層１２４が形成されている。さらにこの上に第３の
絶縁層１５４を介して第３の配線層１２６が形成され、
この上に絶縁皮膜層１５６が形成されている。一方、Ｌ
ｏｇｉｃ部１３０は、シリコン基板１１０上に第１の絶
縁層１５０を介して単層の配線層１３２が形成され、こ
の上に絶縁皮膜層１５６が形成されている。
上に第１の絶縁層１５０を介して第１の配線層１２２が
形成され、この上に第２の絶縁層１５２を介して第２の
配線層１２４が形成されている。さらにこの上に第３の
絶縁層１５４を介して第３の配線層１２６が形成され、
この上に絶縁皮膜層１５６が形成されている。一方、Ｌ
ｏｇｉｃ部１３０は、シリコン基板１１０上に第１の絶
縁層１５０を介して単層の配線層１３２が形成され、こ
の上に絶縁皮膜層１５６が形成されている。
【０００８】そして、以上のようなＤＲＡＭ部１２０と
Ｌｏｇｉｃ部１３０の境界部には、３つのダミー配線層
１６２、１６４、１６６を利用したダミー層部１６０が
設けられている。すなわち、このダミー層部１６０は、
シリコン基板１１０上に第１の絶縁層１５０を介して第
１のダミー配線層１６２が形成され、この上に第２の絶
縁層１５２を介して第２のダミー配線層１６４が形成さ
れている。さらにこの上に第３の絶縁層１５４を介して
第３のダミー配線層１６６が形成され、この上に絶縁皮
膜層１５６が形成されている。そして、３つのダミー配
線層１６２、１６４、１６６は、階段状にずれた状態で
形成されており、第１のダミー配線層１６２が最もＬｏ
ｇｉｃ部１３０に近接した位置に延長され、第２のダミ
ー配線層１６４が２番目にＬｏｇｉｃ部１３０に近接し
た位置に延長され、第３のダミー配線層１６６が最もＬ
ｏｇｉｃ部１３０から遠い位置に形成されている。この
結果、このダミー層部１６０の上面に絶縁皮膜層１５６
を形成した状態では、絶縁皮膜層１５６の上面は、ほぼ
階段状に形成され、この部分の急峻な段差がなくなって
いる。
Ｌｏｇｉｃ部１３０の境界部には、３つのダミー配線層
１６２、１６４、１６６を利用したダミー層部１６０が
設けられている。すなわち、このダミー層部１６０は、
シリコン基板１１０上に第１の絶縁層１５０を介して第
１のダミー配線層１６２が形成され、この上に第２の絶
縁層１５２を介して第２のダミー配線層１６４が形成さ
れている。さらにこの上に第３の絶縁層１５４を介して
第３のダミー配線層１６６が形成され、この上に絶縁皮
膜層１５６が形成されている。そして、３つのダミー配
線層１６２、１６４、１６６は、階段状にずれた状態で
形成されており、第１のダミー配線層１６２が最もＬｏ
ｇｉｃ部１３０に近接した位置に延長され、第２のダミ
ー配線層１６４が２番目にＬｏｇｉｃ部１３０に近接し
た位置に延長され、第３のダミー配線層１６６が最もＬ
ｏｇｉｃ部１３０から遠い位置に形成されている。この
結果、このダミー層部１６０の上面に絶縁皮膜層１５６
を形成した状態では、絶縁皮膜層１５６の上面は、ほぼ
階段状に形成され、この部分の急峻な段差がなくなって
いる。
【０００９】なお、上述した各配線層１２２、１２４、
１２６、１３２、１６２、１６４、１６６は、多結晶シ
リコン等により形成され、各絶縁層１５０、１５２、１
５４、１５６は、ＳｉＯ2 等により形成されている。ま
た、図２に示すように、ダミー層部１６０は、ＤＲＡＭ
部１２０の周囲を取り囲む状態で形成されており、ＤＲ
ＡＭ部１２０から周囲のＬｏｇｉｃ部１３０との境界部
は、その全周にわたって、なだらか階段状に形成されて
いる。
１２６、１３２、１６２、１６４、１６６は、多結晶シ
リコン等により形成され、各絶縁層１５０、１５２、１
５４、１５６は、ＳｉＯ2 等により形成されている。ま
た、図２に示すように、ダミー層部１６０は、ＤＲＡＭ
部１２０の周囲を取り囲む状態で形成されており、ＤＲ
ＡＭ部１２０から周囲のＬｏｇｉｃ部１３０との境界部
は、その全周にわたって、なだらか階段状に形成されて
いる。
【００１０】次に、以上のようなＡＳＩＣチップを製造
する手順は、概略以下のようなものとなる。まず、シリ
コン基板１１０上に第１の絶縁層１５０を形成し、ＤＲ
ＡＭ部１２０の第１の配線層１２２と、ダミー層部１６
０の第１のダミー配線層１６２と、Ｌｏｇｉｃ部１３０
の配線層１３２を形成する。そして、この上に第２の絶
縁層１５２を形成し、ＤＲＡＭ部１２０の第２の配線層
１２４と、ダミー層部１６０の第２のダミー配線層１６
４を形成する。さらにこの上に第３の絶縁層１５４を形
成し、ＤＲＡＭ部１２０の第３の配線層１２６と、ダミ
ー層部１６０の第３のダミー配線層１６６を形成する。
そして、この上に絶縁皮膜層１５６を形成する。すなわ
ち、ダミー層部１６０の形成は、ＤＲＡＭ部１２０とＬ
ｏｇｉｃ部１３０の製造工程を全て援用して行うことが
でき、特別な工程を設ける必要がなく、容易に実現でき
る。
する手順は、概略以下のようなものとなる。まず、シリ
コン基板１１０上に第１の絶縁層１５０を形成し、ＤＲ
ＡＭ部１２０の第１の配線層１２２と、ダミー層部１６
０の第１のダミー配線層１６２と、Ｌｏｇｉｃ部１３０
の配線層１３２を形成する。そして、この上に第２の絶
縁層１５２を形成し、ＤＲＡＭ部１２０の第２の配線層
１２４と、ダミー層部１６０の第２のダミー配線層１６
４を形成する。さらにこの上に第３の絶縁層１５４を形
成し、ＤＲＡＭ部１２０の第３の配線層１２６と、ダミ
ー層部１６０の第３のダミー配線層１６６を形成する。
そして、この上に絶縁皮膜層１５６を形成する。すなわ
ち、ダミー層部１６０の形成は、ＤＲＡＭ部１２０とＬ
ｏｇｉｃ部１３０の製造工程を全て援用して行うことが
でき、特別な工程を設ける必要がなく、容易に実現でき
る。
【００１１】以上のような構成により、ＤＲＡＭ部１２
０とＬｏｇｉｃ部１３０との急な段差部がなくなり、膜
ストレスが軽減されるとともに、液トラップによる悪影
響を排除できる。なお、以上の例は、ＤＲＡＭを搭載し
たＡＳＩＣに本発明を適用した場合について説明した
が、本発明はＡＳＩＣに限らず、層構造の異なる配線領
域を基板上に隣接配置する各種の半導体装置について同
様に適用し得るものである。
０とＬｏｇｉｃ部１３０との急な段差部がなくなり、膜
ストレスが軽減されるとともに、液トラップによる悪影
響を排除できる。なお、以上の例は、ＤＲＡＭを搭載し
たＡＳＩＣに本発明を適用した場合について説明した
が、本発明はＡＳＩＣに限らず、層構造の異なる配線領
域を基板上に隣接配置する各種の半導体装置について同
様に適用し得るものである。
【００１２】
【発明の効果】以上説明したように、本発明の半導体装
置では、半導体基板上に隣接配置される積層構造の異な
る配線層領域の境界部に、この境界部の段差を緩和する
ダミー層部を設けた。したがって、半導体装置全体を平
坦化できるとともに、各配線層領域の境界部における膜
ストレスが軽減でき、また、この境界部での液トラップ
の悪影響を排除することができる。また、本発明の半導
体装置では、多層側の配線層領域の配線層に対応するダ
ミー配線層を、少層側の配線層領域方向に階段状にずら
すことにより前記ダミー層部を形成した。したがって、
ダミー層部を多層側の配線層の成膜工程で同時に生成で
きるので、ダミー層部を設けるための特別の工程を設け
る必要がなく、容易に生成することができる。
置では、半導体基板上に隣接配置される積層構造の異な
る配線層領域の境界部に、この境界部の段差を緩和する
ダミー層部を設けた。したがって、半導体装置全体を平
坦化できるとともに、各配線層領域の境界部における膜
ストレスが軽減でき、また、この境界部での液トラップ
の悪影響を排除することができる。また、本発明の半導
体装置では、多層側の配線層領域の配線層に対応するダ
ミー配線層を、少層側の配線層領域方向に階段状にずら
すことにより前記ダミー層部を形成した。したがって、
ダミー層部を多層側の配線層の成膜工程で同時に生成で
きるので、ダミー層部を設けるための特別の工程を設け
る必要がなく、容易に生成することができる。
【図１】本発明による半導体装置の一例であるＡＳＩＣ
チップの積層構造を示す断面図である。
チップの積層構造を示す断面図である。
【図２】図１に示すＡＳＩＣチップの外観上面形状を示
す平面図である。
す平面図である。
【図３】従来のＡＳＩＣチップの積層構造の一例を示す
断面図である。
断面図である。
１００……ＡＳＩＣチップ、１１０……シリコン基板、
１２０……ＤＲＡＭ部、１３０……Ｌｏｇｉｃ部、１５
６……絶縁皮膜層、１６０……ダミー層部、１６２、１
６４、１６６……ダミー配線層。
１２０……ＤＲＡＭ部、１３０……Ｌｏｇｉｃ部、１５
６……絶縁皮膜層、１６０……ダミー層部、１６２、１
６４、１６６……ダミー配線層。
Claims (6)
- 【請求項１】 半導体基板上に積層構造の異なる配線層
領域を隣接して形成した半導体装置において、 積層構造の異なる２つの配線層領域の境界部に、この境
界部における段差を緩和するダミー層部を有し、 前記ダミー層部は、多層側の配線層領域の配線層に対応
するダミー配線層を、少層側の配線層領域方向に階段状
にずらすことにより形成されている、 ことを特徴とする半導体装置。 - 【請求項２】 前記ダミー層部の上面に積層される絶縁
皮膜層が、前記ダミー配線層の形状に対応するほぼ階段
状に形成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記ダミー層部は、ある配線層領域の周
囲を取り囲むようにして形成されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 半導体基板上に単層の配線層を有するロ
ジック領域と、多層の配線層を有するメモリ領域とを隣
接して形成した半導体装置であって、前記ロジック領域
とメモリ領域の境界部に前記ダミー層部を設けたことを
特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記メモリ領域はＤＲＡＭ領域であり、
前記半導体装置はＡＳＩＣとして構成されていることを
特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記各配線層領域の配線層は多結晶シリ
コンより形成され、ダミー層部のダミー配線層も多結晶
シリコンより形成されていることを特徴とする請求項１
乃至５のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006093A JPH10209390A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006093A JPH10209390A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209390A true JPH10209390A (ja) | 1998-08-07 |
Family
ID=11628911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9006093A Pending JPH10209390A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7820509B2 (en) | 2006-08-31 | 2010-10-26 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-01-17 JP JP9006093A patent/JPH10209390A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7820509B2 (en) | 2006-08-31 | 2010-10-26 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8324678B2 (en) | 2006-08-31 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
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