KR100607324B1 - 반도체소자의 금속콘택 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속콘택 형성방법에 관한 것으로, 본 발명의 사상은 게이트 및 상기 게이트와 인접한 영역에 형성되는 접합영역이 제공된, 반도체 기판 상에 식각 정지막, 층간 절연막 및 반사 방지막을 형성하는 단계, 상기 반사방지막의 소정 영역에 상기 게이트를 노출하는 금속콘택 정의용 패턴 및 상기 접합영역을 노출하는 금속콘택 정의용 패턴을 각각 형성하는 단계, 상기 패턴을 식각 마스크로 제1 식각 공정을 수행하여, 상기 접합영역을 노출하는 금속콘택이 형성될 영역인 제1 영역의 상기 층간절연막을 식각하고, 상기 게이트를 노출하는 금속콘택이 형성될 영역인 제2 영역의 상기 반사방지막, 층간절연막 및 식각정지막을 식각하는 단계, 상기 패턴을 식각 마스크로 제2 식각공정을 수행하여, 상기 제2 영역의 금속실리사이드막, 콘트롤 게이트전극용 실리콘막의 소정두께를 식각하는 단계, 상기 패턴을 식각마스크로 제3 식각공정을 수행하여, 상기 제2 영역의 상기 층간절연막을 식각하는 단계, 상기 패턴을 식각마스크로 제4 식각공정을 수행하여, 상기 제1 영역의 식각정지막을 식각하여, 상기 접합영역을 노출하는 금속콘택 홀 및 상기 게이트를 노출하는 금속콘택홀이 정의되는 단계를 포함한다.
금속콘택

Description

반도체소자의 금속콘택 형성방법{Method of forming a metal contact in semiconductor device}
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 금속콘택 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
AC, BC: 금속콘택 14, 16: 실리콘막
18: 텅스텐 실리사이드막 26: 식각 정지막
26, 28: 층간 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속콘택 형성방법에 관한 것이다.
반도체 소자의 금속콘택 형성공정은 금속 콘택이 형성되는 전 영역에 동시에 수행되는 데, 게이트 전극과 반도체 기판의 접합영역과 같이 서로 상이한 식각 타겟을 갖는 영역들에는 식각타겟을 조절하기 어려워, 원하지 않는 막질이 제거될 수 있게 되어 소자의 신뢰성을 저하시키는 문제점이 발생한다.
또한, 반도체 소자의 금속 콘택이 텅스텐 실리사이드막과 같은 금속막 상에 형성되면, 저항값이 매우 높고 그 산포도가 큰 문제점이 발생한다.
따라서 반도체 소자의 금속 콘택 형성 공정시 서로 상이한 식각타겟을 갖는 영역들의 식각타겟을 조절하고, 금속콘택이 금속막상에 형성되는 것을 방지하는 기술이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 서로 상이한 식각타겟을 갖는 영역들의 식각 타겟을 조절하고, 금속콘택이 금속막상에 형성되는 것을 방지하도록 하는 반도체 소자의 금속 배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 플로팅 게이트전극용 실리콘막, 콘트롤 게이트전극용 실리콘막, 금속실리사이드막 및 하드마스크가 적층 형성된 게이트 및 상기 게이트와 인접한 영역에 형성되는 접합영역이 제공된, 반도체 기판 상에 식각 정지막, 층간 절연막 및 반사 방지막을 형성하는 단계, 상기 반사방지막의 소정 영역에 상기 게이트를 노출하는 금속콘택 정의용 패턴 및 상기 접합 영역을 노출하는 금속콘택 정의용 패턴을 각각 형성하는 단계, 상기 패턴을 식각 마스크로 제1 식각 공정을 수행하여, 상기 접합영역을 노출하는 금속콘택이 형성될 영역인 제1 영역의 상기 층간절연막을 식각하고, 상기 게이트를 노출하는 금속콘택이 형성될 영역인 제2 영역의 상기 반사방지막, 층간절연막 및 식각정지막을 식각하는 단계, 상기 패턴을 식각 마스크로 제2 식각공정을 수행하여, 상기 제2 영역의 금속실리사이드막, 콘트롤 게이트전극용 실리콘막의 소정두께를 식각하는 단계, 상기 패턴을 식각마스크로 제3 식각공정을 수행하여, 상기 제2 영역의 상기 층간절연막을 식각하는 단계, 상기 패턴을 식각마스크로 제4 식각공정을 수행하여, 상기 제1 영역의 식각정지막을 식각하여, 상기 접합영역을 노출하는 금속콘택 홀 및 상기 게이트를 노출하는 금속콘택홀이 정의되는 단계를 포함한다.
상기 제1 식각 공정은 CF4 또는 CHF3 계열의 가스를 주식각 가스로 사용하고, Ar 또는 O2가스를 첨가 가스로 사용하여, 상기 반사방지막을 식각하는 식각 공정과,C4F6 또는 C5F8계열의 가스를 주식각 가스로 사용하고, CO, Ar, O2 및 C3F8 중 어느 하나를 첨가가스로 사용하여, 상기 층간절연막, 식각 정지막 및 하드 마스크막을 식각하는 식각공정으로 진행된다.
상기 층간절연막, 식각 정지막 및 하드 마스크막을 식각하는 식각 공정은 상기 제1 영역에 형성된 층간 절연막과 상기 제2 영역에 형성된 식각정지막, 하드마스크의 식각비가 1: 1~ 1.5 가 되도록 진행된다.
상기 제2 식각공정은 상기 제1 영역에 형성된 층간절연막 대 상기 제2 영역 에 형성된 금속실리사이드막/콘트롤 게이트전극용 실리콘막의 식각비가 1: 2~ 5가 되도록 진행된다.
상기 제2 식각공정은 NF3과 Cl2의 혼합가스, CF4와 Cl2의 혼합가스 및 SF6와 Cl2의 혼합가스 중 어느 하나를 주식각 가스로 사용하고 O2, N2, Ar 및 He 중 어느 하나를 첨가가스로 사용한다.
상기 제3 식각공정은 상기 제1 영역에 형성된 층간절연막 대 상기 제2 영역에 형성된 콘트롤 게이트전극용 실리콘막의 식각비가 5~10: 1이 되도록 진행된다.
상기 제3 식각공정은 C4F6 또는 C5F8계열의 가스를 주식각 가스로 사용하고 CO, Ar, O2 및 C3F8 중 어느 하나를 첨가가스로 사용한다.
상기 제4 식각공정은 CF4와 CHF3의 혼합가스, CH2F2 및 CH3F 중 어느 하나의 가스를 주식각 가스로 사용하고 O2 또는 Ar를 첨가가스로 사용한다.
상기 반도체 기판의 접합영역을 노출하는 금속콘택홀과 상기 주변회로 영역용 게이트전극을 노출하는 금속콘택홀이 형성된 후, 상기 금속콘택홀 내부에만 금속막이 형성되도록 하여, 반도체 기판의 접합영역을 노출하는 금속콘택과 주변회로 영역용 게이트전극을 노출하는 금속콘택을 형성하는 단계를 더 포함한다.
상기 식각정지막은 질화막으로 형성되고, 상기 층간절연막은 HDP 산화막으로 형성된다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 금속콘택 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상의 셀 영역(미도시)에는 메모리셀(미도시), 드레인 선택 게이트 전극(미도시), 소스 선택 게이트 전극(미도시)등을 형성하고, 주변회로 영역(peri)에는 주변회로영역용 게이트 전극을 형성한다.
상기 메모리셀, 드레인 선택 게이트전극, 소스 선택 게이트 전극, 저전압용 게이트 전극 각각과 인접한 영역들의 반도체 기판 내부에는 접합영역(미도시)들이 구비되어 있고, 상기 게이트전극들은 스페이서용 절연막(22)들에 의해 각각 분리되어 있다.
상기 저전압용 게이트전극은 터널 산화막(12), 플로팅 게이트 전극용 실리콘막(14), 콘트롤 게이트 전극용 실리콘막(16), 금속실리사이드막인 텅스텐 실리사이 드막(18) 및 하드마스크인 질화막(20)이 적층된 스택 게이트전극으로 형성된다.
이어서, 상기 결과물 전면에 식각 정지막인 질화막(24) 및 HDP산화막인 제1 층간 절연막(26)을 순차적으로 형성한다.
상기 소스 선택 트랜지스터와 상기 소스 선택 트랜지스터 간의 접합영역 및 드레인 선택트랜지스터와 인접한 영역의 접합영역을 노출하기 위해 상기 제1 층간 절연막(26) 및 식각 정지막(24)을 패터닝하여 소스 콘택홀 및 드레인 콘택홀을 각각 형성한다. 이어서, 상기 소스 콘택홀 및 드레인 콘택홀 내부에만 도전막이 형성되도록 하여 소스 콘택 플러그(미도시) 및 드레인 콘택 플러그(미도시)를 각각 형성한다.
이어서, 상기 결과물 전면에 제2 층간 절연막(28) 및 반사방지막(30)을 순차적으로 형성하고, 상기 반사방지막(30)의 소정영역에 금속 콘택 정의용 패턴(PR)을 형성한다.
상기 금속콘택 정의용 패턴(PR)은 상기 주변회로 영역용 게이트전극을 노출하는 금속콘택이 정의될 패턴과 반도체 기판의 접합영역을 노출하는 금속콘택이 정의될 패턴으로 구분된다.
도 2를 참조하면, 상기 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 주변회로 영역용 게이트전극을 노출하는 금속콘택이 정의될 영역의 상기 반사방지막(30)을 식각한다.
상기 식각 공정은 CF4,CHF3 계열의 가스를 주식각 가스로 사용하고 Ar, O2가 스를 첨가 가스로 사용하고, 반사 방지막(30) 뿐만 아니라 하부의 제2 층간 절연막(28) 또한 500~ 800Å정도의 두께가 식각된다.
이어서, 상기 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 제1 및 제2 층간 절연막(26, 28), 식각 정지막(24) 및 하드마스크(20)까지 식각하여, 하부의 텅스텐 실리사이드막(18)이 노출된다.
상기 식각 공정시 산화막인 제1 및 제2 층간 절연막(26, 28: 상기 반도체 기판의 접합영역을 노출하는 금속콘택이 정의될 영역에 형성된 제1 및 제2 층간절연막)대 질화막(상기 주변회로 영역용 게이트전극을 노출하는 금속콘택에 형성된 질화막)인 식각 정지막(24) 및 하드 마스크(20)의 식각비는 1: 1~1.5가 되도록 진행하는 데, C4F6, C5F8계열의 가스를 주식각 가스로 사용하고 CO, Ar, O2, C3F8을 첨가가스로 사용한다.
도 3을 참조하면, 상기 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 주변회로 영역용 게이트전극을 노출하는 금속콘택이 정의될 영역의 텅스텐 실리사이드막(18) 및 콘트롤 게이트전극용 실리콘막(16)의 소정 두께를 식각한다.
상기 식각 공정시 산화막인 제1 층간 절연막(26: 상기 반도체 기판의 접합영역을 노출하는 금속콘택이 정의될 영역에 형성된 제1 층간절연막) 대 텅스텐 실리사이드막(18)/콘트롤 게이트전극용 실리콘막(16: 상기 주변회로 영역용 게이트전극을 노출하는 금속콘택에 형성된 실리사이드막과 실리콘막)의 식각비는 1: 2~ 5가 되도록 진행하는 데, NF3과 Cl2의 혼합가스, CF4와 Cl2의 혼합가스 및 SF6와 Cl2의 혼 합가스 중 어느 하나를 주식각 가스로 사용하고 O2, N2, Ar 및 He 중 어느 하나를 첨가가스로 사용한다.
상기 산화막인 제1 층간절연막(26)대 텅스텐 실리사이드막(18)/콘트롤 게이트전극용 실리콘막(16)의 식각비인 1: 2~ 5에서보는 바와 같이, 텅스텐 실리사이드막의 식각이 산화막에 비해 더 많이 되도록 하는 상기 식각 공정은 반도체 기판의 접합영역을 노출하는 금속콘택의 형성보다 주변회로영역용 게이트전극을 노출하는 금속콘택의 형성이 용이하도록 하기 위해 수행된다.
도 4를 참조하면, 상기 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 반도체 기판의 접합영역을 노출하는 금속콘택이 형성될 영역의 산화막인 제1 층간 절연막(26)을 식각한다.
상기 식각 공정시 제1 층간 절연막(26: 상기 반도체 기판의 접합영역을 노출하는 금속콘택이 정의될 영역에 형성된 제1 층간절연막) 대 실리콘막(14: 상기 주변회로 영역용 게이트전극을 노출하는 금속콘택에 형성된 실리콘막)의 식각비는 5~ 10: 1이 되도록 진행하는데, C4F6, C5F8계열의 가스를 주식각 가스로 사용하고 CO, Ar, O2, C3F8을 첨가가스로 사용하는데, 상기 반도체 기판 상에 형성된 식각 정지막(24)이 노출될 때까지 수행한다.
상기 산화막인 제1 층간절연막(26) 대 실리콘막(14)의 식각비인 5~ 10 :1 에서보는 바와 같이, 산화막의 식각이 실리콘막에 비해 더 많이 되도록 하는 상기 식각 공정은, 주변회로영역용 게이트전극을 노출하는 금속콘택의 형성보다 반도체 기 판의 접합영역을 노출하는 금속콘택의 형성이 용이하도록 하기 위해 수행된다.
도 5를 참조하면, 상기 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 반도체 기판의 접합영역을 노출하는 금속콘택이 형성될 영역의 노출된 질화막인 식각정지막(24)을 식각한다. 이로써, 반도체 기판의 접합영역을 노출하는 금속콘택홀(A)과 주변회로 영역용 게이트전극을 노출하는 금속콘택홀(B)이 형성된다.
상기 식각 공정은 CF4와 CHF3의 혼합가스, CH2F2 및 CH3F 중 어느 하나를 주식각 가스로 사용하고 O2, Ar를 첨가가스로 사용한다.
상기 식각 공정 후, 상기 반도체 기판의 접합영역을 노출하는 금속콘택이 형성될 영역에는 식각 정지막의 식각 뿐만 아니라 반도체 기판도 200~ 400Å 정도의 깊이가 식각되고, 주변회로 영역용 게이트전극을 노출하는 금속콘택이 정의될 영역에는 플로팅 게이트전극용 실리콘막(16)이 300~ 1000Å정도의 깊이가 식각된다.
도 6을 참조하면, 상기 결과물의 패턴(PR)을 제거하는 에싱공정을 수행하고, 상기 반도체 기판의 접합영역을 노출하는 금속콘택홀(A)과 주변회로 영역용 게이트전극을 노출하는 금속콘택홀(B)에 텅스텐막을 형성한다.
이어서, 상기 제2 층간 절연막(28)이 노출될 때까지 CMP 공정 또는 에치백 공정과 같은 평탄화 공정을 수행함으로써, 반도체 기판의 접합영역을 노출하는 금속콘택(AC)과 주변회로 영역용 게이트전극을 노출하는 금속콘택(BC)의 형성공정을 완료한다.
본 발명에 의하면, 각 막질에 수행하는 식각 공정에 대한 식각 가스의 종류 를 조절함으로써, 서로 상이한 식각타겟을 갖는 영역들의 식각 타겟을 조절할 수 있게 된다.
또한, 본 발명에 의하면, 주변회로 영역용 게이트전극을 노출하는 금속콘택이 플로팅 게이트전극 상에 형성됨으로써, 금속콘택이 금속막상에 형성되는 것을 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 각 막질에 수행하는 식각 공정에 대한 식각 가스의 종류를 조절함으로써, 서로 상이한 식각타겟을 갖는 영역들의 식각 타겟을 조절할 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 주변회로 영역용 게이트전극을 노출하는 금속콘택이 플로팅 게이트전극 상에 형성됨으로써, 금속콘택이 금속막상에 형성되는 것을 방지할 수 있게 된다.
이로써, 본 발명에 의하면, 서로 상이한 식각타겟을 갖는 영역들의 식각 타겟을 조절할 수 있게 되고, 금속콘택이 금속막상에 형성되는 것을 방지할 수 있게 되어, 소자의 신뢰성 향상을 가져오는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (11)

  1. 플로팅 게이트전극용 실리콘막, 콘트롤 게이트전극용 실리콘막, 금속실리사이드막 및 하드마스크가 적층 형성된 게이트 및 상기 게이트와 인접한 영역에 형성되는 접합영역이 제공된, 반도체 기판 상에 식각 정지막, 층간 절연막 및 반사 방지막을 형성하는 단계;
    상기 반사방지막의 소정 영역에 상기 게이트를 노출하는 금속콘택 정의용 패턴 및 상기 접합영역을 노출하는 금속콘택 정의용 패턴을 각각 형성하는 단계와,
    상기 패턴을 식각 마스크로 제1 식각 공정을 수행하여, 상기 접합영역을 노출하는 금속콘택이 형성될 영역인 제1 영역의 상기 층간절연막을 식각하고, 상기 게이트를 노출하는 금속콘택이 형성될 영역인 제2 영역의 상기 반사방지막, 층간절연막 및 식각정지막을 식각하는 단계와,
    상기 패턴을 식각 마스크로 제2 식각공정을 수행하여, 상기 제2 영역의 금속실리사이드막, 콘트롤 게이트전극용 실리콘막의 소정두께를 식각하는 단계와,
    상기 패턴을 식각마스크로 제3 식각공정을 수행하여, 상기 제2 영역의 상기 층간절연막을 식각하는 단계와,
    상기 패턴을 식각마스크로 제4 식각공정을 수행하여, 상기 제1 영역의 식각정지막을 식각하여, 상기 접합영역을 노출하는 금속콘택 홀 및 상기 게이트를 노출하는 금속콘택홀이 정의되는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 제1 식각 공정은
    CF4 또는 CHF3 계열의 가스를 주식각 가스로 사용하고, Ar 또는 O2가스를 첨가 가스로 사용하여, 상기 반사방지막을 식각하는 식각 공정과,
    C4F6 또는 C5F8계열의 가스를 주식각 가스로 사용하고, CO, Ar, O2 및 C3F8 중 어느 하나를 첨가가스로 사용하여, 상기 층간절연막, 식각 정지막 및 하드 마스크막을 식각하는 식각공정으로 진행되는 반도체 소자의 금속배선 형성방법.
  3. 제2 항에 있어서, 상기 층간절연막, 식각 정지막 및 하드 마스크막을 식각하는 식각 공정은
    상기 제1 영역에 형성된 층간 절연막과 상기 제2 영역에 형성된 식각정지막, 하드마스크의 식각비가 1: 1~ 1.5 가 되도록 진행되는 반도체 소자의 금속배선 형성방법.
  4. 제1 항에 있어서, 상기 제2 식각공정은
    상기 제1 영역에 형성된 층간절연막 대 상기 제2 영역에 형성된 금속실리사이드막/콘트롤 게이트전극용 실리콘막의 식각비가 1: 2~ 5가 되도록 진행되는 반도 체 소자의 금속배선 형성방법.
  5. 제1 항 또는 제4 항에 있어서, 상기 제2 식각공정은
    NF3과 Cl2의 혼합가스, CF4와 Cl2의 혼합가스 및 SF6와 Cl2의 혼합가스 중 어느 하나를 주식각 가스로 사용하고 O2, N2, Ar 및 He 중 어느 하나를 첨가가스로 사용하는 반도체 소자의 금속배선 형성방법.
  6. 제1 항에 있어서, 상기 제3 식각공정은
    상기 제1 영역에 형성된 층간절연막 대 상기 제2 영역에 형성된 콘트롤 게이트전극용 실리콘막의 식각비가 5~10: 1이 되도록 진행되는 반도체 소자의 금속배선 형성방법.
  7. 제1 항 또는 제6 항에 있어서, 상기 제3 식각공정은
    C4F6 또는 C5F8계열의 가스를 주식각 가스로 사용하고 CO, Ar, O2 및 C3F8 중 어느 하나를 첨가가스로 사용하는 반도체 소자의 금속배선 형성방법.
  8. 제1 항에 있어서, 상기 제4 식각공정은
    CF4와 CHF3의 혼합가스, CH2F2 및 CH3F 중 어느 하나의 가스를 주식각 가스로 사용하고 O2 또는 Ar를 첨가가스로 사용하는 반도체 소자의 금속배선 형성방법.
  9. 제1 항에 있어서, 상기 반도체 기판의 접합영역을 노출하는 금속콘택홀과 상기 주변회로 영역용 게이트전극을 노출하는 금속콘택홀이 형성된 후,
    상기 금속콘택홀 내부에만 금속막이 형성되도록 하여, 반도체 기판의 접합영역을 노출하는 금속콘택과 주변회로 영역용 게이트전극을 노출하는 금속콘택을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  10. 제1 항에 있어서, 상기 식각정지막은
    질화막으로 형성되는 반도체 소자의 금속배선 형성방법.
  11. 제1 항에 있어서, 상기 층간절연막은
    HDP 산화막으로 형성되는 반도체 소자의 금속배선 형성방법.
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US11329050B2 (en) 2019-12-18 2022-05-10 Samsung Electronics Co., Ltd. Semiconductor memory devices having contact plugs

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