KR20050056385A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 트렌치뿐만 아니라 비아홀을 형성하는 과정에서도 소자의 동작에 전혀 영향을 주지 않는 더미 비아홀을 비아홀의 밀도가 낮은 영역에 추가로 형성하여 반도체 기판의 전체 영역에서 비아홀의 패턴 밀도를 균일하게 하고, 이를 통해 패턴 밀도의 차이에 따른 식각 속도의 차이를 제거함으로써, 과도 식각뿐만 아니라 비아홀 내부에 절연막이 잔류하여 단선이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀이나 트랜치를 균일한 깊이로 형성하기 위한 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
층간 절연막을 건식 식각으로 식각하는 경우에, 주요 식각가스는 CxHyFz(x,y,z는 0 또는 자연수)를 기본으로 하며 주요 식각 가스에는 목적에 따라 다양한 가스가 혼합된다. 예를 들면, C/F 비율 조절을 위하여 O2 가스가 첨가되거나, O2가스보다 휘발성이 약하며 식각 부산물을 만드는 N2 가스가 첨가되거나, 플라즈마를 희석시키고 균일도를 향상시키며 이온화 되어서 이방성(Anisotropic) 건식 식각을 유도하는 Ar 가스가 첨가되기도 한다.
한편, 듀얼 다마신 패턴에 포함되는 비아홀의 밀도는 웨이퍼 전체 면적의 1% 조차 되지 않는 경우가 대부분이다.
도 1은 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 층간 절연막(102)에 형성된 다마신 패턴(비아홀 또는 트렌치; 103)의 밀도에 따라 밀도가 높은 영역(103a)과 밀도가 낮은 영역(103b)에서 식각 속도의 차이를 볼 수 있다. 미설명된 도면부호 101은 반도체 기판이다.
그 원인을 설명하면 다음과 같다.
감광막(Photo resist)에서 만들어지는 카본(Carbon) 성분, 그리고 다마신 패턴(103)이 국부적으로 많은 영역(103a)과 적은 영역(103b)에서 발생되는 식각 부순물량의 차이와 같은 원인들로 인하여, 다마신 패턴(103)이 밀집된 영역(103a)에서는 식각속도가 증가한다. 그리고, 다마신 패턴(103)이 밀집된 영역(103a)의 가장자리 영역, 즉 다마신 패턴을 형성하기 위하여 절연막(102) 상에 형성된 포토레지스트 패턴(도시되지 않음)의 가장 자리 영역과, 그에 인접한 영역은 식각 속도가 낮아진다. 이러한 현상이 발생되는 원인은 C/F 비율이 국부적으로 다르기 때문이다. 예를 들어, 식각해야할 절연막이 많고 포토레지스트의 면적이 국부적으로 적으면 C/F 비율이 낮아져서 식각속도가 높아지게 되고, 반대로 식각해야할 절연막이 적고 포토레지스트의 면적이 국부적으로 많으면 C/F 비율이 높아져서 식각속도가 낮아지게 된다. 식각 속도가 낮아지면 식각 공정이 완료된 후에도 절연막이 잔류할 수 있다. 이 경우 당연히 금속 배선간의 단선이 발생되며, 소자의 동작 불량이 발생된다.
특히, 이러한 현상은 하부막(Underlayer)에 대한 높은 선택비를 구현하고자 할 때 사용되는 C/F 비율이 매우 높은 가스(예를 들면, C4F8, C5F8 , C6F8)를 사용하는 경우 주로 나타나며, CF4와 같은 식각 가스를 사용하는 경우에는 잘 발생되지 않는 현상이다. 또한, OSG를 사용하고 경우에도 상기의 현상이 잘 발생된다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 트렌치뿐만 아니라 비아홀을 형성하는 과정에서도 소자의 동작에 전혀 영향을 주지 않는 더미 비아홀을 비아홀의 밀도가 낮은 영역에 추가로 형성하여 반도체 기판의 전체 영역에서 비아홀의 패턴 밀도를 균일하게 하고, 이를 통해 패턴 밀도의 차이에 따른 식각 속도의 차이를 제거함으로써, 과도 식각뿐만 아니라 비아홀 내부에 절연막이 잔류하여 단선이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계, 및 CxHyFz 가스와 첨가 가스를 이용한 식각 공정으로 도전 영역 상부의 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 절연 영역 상부의 층간 절연막에 더미 비아홀을 형성하는 단계를 포함한다.
상기에서, 층간 절연막은 유전 상수가 1.5 내지 4.5인 SiO2 계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 물질로 형성되거나, C-H를 기본 구조로 하는 유기 물질로 형성하는 것이 바람직하다. 이때, 층간 절연막을 물질들의 기공도를 증가시킨 물질로 형성할 수도 있다.
층간 절연막을 형성한 후, 층간 절연막의 상부에 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층을 형성하는 단계를 더 포함할 수 있다.
CxHyFz의 y와 z에 대한 x의 비율을 조절하여 절연물질과 그 외의 물질의 선택비를 조절할 수 있다. 즉, y와 z에 대한 X의 비율을 증가시켜 절연물질 이 외의 물질에 대한 선택비를 증가시키거나, y와 z에 대한 X의 비율을 증가시켜 절연물질 이 외의 물질에 대한 선택비를 증가시킬 수 있다.
이때, 첨가가스로 O2, N2, Ar 또는 He 가스가 공급될 수 있으며, 첨가 가스의 첨가 비율을 감소시켜 절연물질 이 외의 물질에 대한 선택비를 증가시키거나, 첨가 가스의 첨가 비율을 증가시켜 절연물질 이 외의 물질에 대한 선택비를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)가 형성된 반도체 기판(201) 상에 하부 층간 절연막(202)을 형성한다. 이어서, 층간 절연막(202)의 소정 영역을 식각하여 비아홀(도시되지 않음)과 트렌치를 형성한 후, 전도성 물질을 매립하여 비아홀에는 비아 플러그(도시되지 않음)를 형성하고, 트렌치에는 하부 금속 배선(203)을 형성한다. 이로써, 반도체 기판(201)은 하부 금속 배선(203) 같은 도전 영역과 하부 층간 절연막(202) 같은 절연 영역으로 나누어진다. 계속해서, 전체 상부에 확산 방지막(204)을 형성한 후 상부 층간 절연막(205)을 순차적으로 형성한다.
상기에서, 확산 방지막(204)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 절연막과의 식각 선택비를 조절할 수 있는 물질로 형성할 수 있다. 그리고, 상부 층간 절연막(205)은 유전 상수가 1.5 내지 4.5인 SiO2 계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 FSG(Fluorine-doped Silicate Glass)와 같은 물질로 형성하거나, C-H를 기본 구조로 하는 OSG(Organo Silicate Glass)와 같은 유기 물질(Organic Material)로 형성할 수 있으며, 상기 물질들의 기공도(Porosity)를 증가시킨 물질로 형성하는 것도 가능하다.
한편, 하부 층간 절연막이나 상부 층간 절연막은 제1 절연막, 식각 방지막 및 제2 절연막의 통상적인 적층 구조로 형성할 수도 있다. 이 경우, 식각 방지막은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 절연막과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하며,
상부 층간 절연막(205)의 상부에는 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층(도시되지 않음)을 추가로 형성할 수도 있다.
도 2b를 참조하면, 비아홀이 형성될 영역을 정의하기 위한 포토레지스트 패턴(206)을 상부 층간 절연막(205) 상부에 형성한다. 이때, 포토레지스트 패턴(206)에 의해 하부 금속 배선(203) 상부의 상부 층간 절연막(205)에 비아홀(207a)이 형성될 영역이 정의될 뿐만 아니라 하부 층간 절연막(202) 상부의 상부 층간 절연막(205)에 더미 비아홀(207b)이 형성될 영역도 함께 정의된다.
이때, 더미 비아홀(207b)은 영역에 따라 비아홀(207a)의 패턴 밀도를 균일하게 하기 위하여 형성하며, 소자의 동작에는 영향을 주지 않도록 절연막 상에 형성한다.
도 2c를 참조하면, 포토레지스트 패턴(도 2b의 206)을 식각 마스크로 사용하는 식각 공정으로 상부 층간 절연막(205)을 제거하여 비아홀(208a) 및 더미 비아홀(208b)을 형성한다. 이후, 포토레지스트 패턴을 제거한다. 이로써, 하부 금속 배선(203) 상부의 상부 층간 절연막(205)에는 비아홀(207a)이 형성되고, 하부 층간 절연막(202) 상부의 상부 층간 절연막(205)에는 더미 비아홀(207b)이 형성된다. 이때, 후속 공정에서 비아홀(207a)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(203) 사이의 저항이 증가하는 것을 방지하기 위하여, 비아홀(207a)을 통해 노출된 확산 방지막(204)도 제거할 수 있다.
이로써, 하부 금속 배선(203) 상부의 상부 층간 절연막(205)에는 비아홀(207a)이 형성되어 하부 금속 배선(203)의 소정 영역이 노출되고, 하부 층간 절연막(202) 상부의 상부 층간 절연막(205)에는 더미 비아홀(207b)이 형성되어 하부 층간 절연막(202)의 소정 영역이 노출된다.
상기에서, 상부 층간 절연막(205)은 건식 식각의 경우 주식각 가스로 CxHyFz(x,y,z는 0 또는 자연수) 가스와, 첨가 가스로 O2, N2, Ar 또는 He과 같은 가스를 사용하여 실시하는 것이 바람직하다. 이때, y와 z에 대한 X의 비율을 증가시키면 C/F 비율이 증가하게 되며, 식각 방지막이나 확산 방지막에 대한 선택비를 높일 수 있게 된다. 다른 방법으로, O2나 N2 등의 첨가 비율을 감소시키면 유사한 효과를 얻을 수 있다.
이와는 반대로, 식각 방지막이나 확산 방지막에 대한 선택비를 낮추고자 할 때는 y와 z에 대한 x의 비율을 감소시키거나, O2, N2 등의 첨가 비율을 증가시키면 C/F 비율이 감소하게 되어 선택비가 낮아진다.
반도체 기판(201)에 형성된 비아홀 패턴의 밀도가 전체적으로 균일해진 상태에서 상기의 공정 조건으로 식각 선택비를 조절하면서 층간 절연막에 비아홀(207a)을 형성하면, 식각 속도가 균일해져 식각 종료 후 절연막이 잔류하거나 과도 식각이 발생되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 트렌치뿐만 아니라 비아홀을 형성하는 과정에서도 소자의 동작에 전혀 영향을 주지 않는 더미 비아홀을 비아홀의 밀도가 낮은 영역에 추가로 형성하여 반도체 기판의 전체 영역에서 비아홀의 패턴 밀도를 균일하게 하고, 이를 통해 패턴 밀도의 차이에 따른 식각 속도의 차이를 제거함으로써, 과도 식각뿐만 아니라 비아홀 내부에 절연막이 잔류하여 단선이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 층간 절연막
103 : 다마신 패턴 103a : 비아홀 밀도가 높은 영역
103b : 비아홀 밀도가 낮은 영역 203 : 하부 금속 배선
204 : 확산 방지막 205 : 상부 층간 절연막
206 : 포토레지스트 패턴 207a : 비아홀
207b : 더미 비아홀 208a : 비아홀
208b : 더미 비아홀

Claims (8)

  1. 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 및
    CxHyFz 가스와 첨가 가스를 이용한 식각 공정으로 상기 도전 영역 상부의 상기 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 상기 절연 영역 상부의 상기 층간 절연막에 더미 비아홀을 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막이 유전 상수가 1.5 내지 4.5인 SiO2 계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 물질로 형성되거나, C-H를 기본 구조로 하는 유기 물질로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 층간 절연막이 상기 물질들의 기공도를 증가시킨 물질로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  4. 제 1 항에 있어서, 상기 층간 절연막을 형성한 후,
    상기 층간 절연막의 상부에 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  5. 제 1 항에 있어서
    상기 CxHyFz의 y와 z에 대한 x의 비율을 조절하여 절연물질과 그 외의 물질의 선택비를 조절하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 y와 상기 z에 대한 상기 X의 비율을 증가시키면 상기 절연물질 이 외의 물질에 대한 상기 선택비가 증가되고, 상기 y와 상기 z에 대한 상기 X의 비율을 증가시키면 상기 절연물질 이 외의 물질에 대한 상기 선택비가 증가되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 첨가가스로 O2, N2, Ar 또는 He 가스가 공급되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 첨가 가스의 첨가 비율을 감소시켜 상기 절연물질 이 외의 물질에 대한 상기 선택비를 증가시키거나, 상기 첨가 가스의 첨가 비율을 증가시켜 상기 절연물질 이 외의 물질에 대한 상기 선택비를 감소시키는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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