CN103633106B - Cmos感光器件接触孔刻蚀方法及cmos感光器件制造方法 - Google Patents
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Abstract
本发明提供了一种CMOS感光器件接触孔刻蚀方法及CMOS感光器件制造方法。CMOS感光器件接触孔刻蚀方法包括：步骤一，对包含氧化硅和氮化硅的层间介质层执行主刻蚀，以刻蚀层间介质层；步骤二，执行层间介质层过刻蚀，以进一步刻蚀层间介质层，其中，氧化硅和氮化硅的刻蚀速率分别小于步骤一中的氧化硅和氮化硅的刻蚀速率，并且其中氧化硅刻蚀速率大于氧化硅刻蚀速率；步骤三，执行去胶，其中将光刻胶去除；步骤四，针对对应逻辑区域，对刻蚀阻挡层进行干法刻蚀；同时，针对对应像素区域，进行刻蚀阻挡层和深埋氧化硅薄膜层的干法刻蚀。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种CMOS感光器件接触孔刻蚀方法。
背景技术
图1示意性地示出了根据现有技术的标准逻辑器件接触孔刻蚀工艺的步骤。如图1所示，标准逻辑器件接触孔刻蚀工艺一般分五个步骤：
S10.层间介质层主刻蚀：用于刻蚀ILD（Interlayerdielectric，层间介质）层，氧化硅/氮化硅刻蚀速率快，选择比低，用于平衡不同图案尺寸之间的负载效应。
S20.层间介质层过刻蚀：用于刻蚀ILD层，氧化硅刻蚀速率一般，氮化硅刻蚀速率极慢，用于克服刻蚀速率的空间分布负载效应和图案密度负载效应造成的刻蚀不均匀性。
S30.去胶：用于光刻胶灰化去除。
S40.刻蚀阻挡层刻蚀：用于打开层间介质层刻蚀阶段的刻蚀阻挡层，主要成分为氮化硅，使接触孔到达底部的镍硅化物层。通常需要氮化硅刻蚀速率快，氧化硅刻蚀速率极慢的工艺条件。
S50.刻蚀后处理（该步骤为可选步骤）：用于聚合物清除或者刻蚀损伤修复。
其中第4步为关键步骤，通常在标准逻辑器件接触孔刻蚀工艺中会采用对氮化硅刻蚀速率较快而对氧化硅刻蚀速率较慢，亦即氮化硅对氧化硅选择比较高的工艺条件。这是由于在该步骤期间，层间介质层顶部缺少光刻胶保护，会对层间介质层造成一定的损伤。由此，选择对氧化硅刻蚀速率较慢的工艺条件，可以尽可能减少层间介质层厚度的损失，进而减少由于其厚度变薄带来的层间电容损失；另外，该步骤会对接触孔底部的镍硅化物层造成一定的损失，而有一定几率使得“钨-镍硅化物-硅接触”结构中的镍硅化物消耗一空，从而使得接触电阻发生异常。因此精确控制该步骤的工艺窗口，使之能够满足刻蚀阻挡层的需要的同时，也过犹不及，不能对于镍硅化物层损耗过多。
例如，题为“CMOS图像传感器及其制造方法”的中国专利CN101211952A（参考文献1）、题为“背照式CMOS影像传感器的制造方法”的中国专利CN103066096A（参考文献2）、以及题为“一种刻蚀方法及接触孔制作方法”的中国专利申请CN200810205394.9（参考文献3）均提出了与CMOS图像传感器件以及接触孔的制备工艺相关的技术。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够使得接触孔关键尺寸、形貌以及电性参数均符合设计要求的CMOS感光器件接触孔刻蚀方法。
为了实现上述技术目的，根据本发明的第一方面，提供了一种CMOS感光器件接触孔刻蚀方法，其包括：
步骤一，对包含氧化硅和氮化硅的层间介质层执行主刻蚀，以刻蚀层间介质层；
步骤二，执行层间介质层过刻蚀，以进一步刻蚀层间介质层，其中，氧化硅和氮化硅的刻蚀速率分别小于步骤一中的氧化硅和氮化硅的刻蚀速率，并且其中氧化硅刻蚀速率大于氧化硅刻蚀速率；
步骤三，执行去胶，其中将光刻胶去除；
步骤四，针对对应逻辑区域，对刻蚀阻挡层进行干法刻蚀；同时，针对对应像素区域，进行刻蚀阻挡层和深埋氧化硅薄膜层的干法刻蚀。
优选地，还包括步骤七，执行刻蚀后处理，用于聚合物清除或者刻蚀损伤修复。
优选地，在步骤四中，干法刻蚀采用的反应气体包括不高于20sccm的CH2F2或者CHF3气体，不高于10sccm的O2气体。
优选地，在步骤四中，干法刻蚀采用的反应气体还包括惰性气体。
优选地，在步骤四中，干法刻蚀的偏压功率介于500W至200W之间。
优选地，在步骤四中，干法刻蚀的腔体内部的气压在60-100mTorr之间。
根据本发明的第二方面，提供了一种CMOS感光器件制造方法，其采用了根据本发明的第一方面所述的CMOS感光器件接触孔刻蚀方法。
本发明与与准逻辑工艺的接触孔刻蚀方案相比，经过改进后的刻蚀阻挡层刻蚀采用了较为“贫聚合物”的反应气体，同时降低了刻蚀过程中的偏压功率，以达到同时对于氮化硅和氧化硅都具备较快刻蚀能力的特性；进一步地，与此相关的，利用较高气压时，聚合物在硅片开放区域积淀速率快的特点，使得硅片表面积聚的碳氟基的聚合物能够起到保护层间介质层，从而减少层间介质层的损耗，以获得较好的绝缘隔离效果。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的标准逻辑器件接触孔刻蚀工艺步骤的流程图。
图2示意性地示出了根据本发明实施例的CMOS感光器件接触孔刻蚀方法的流程图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
CMOS图像传感器件将器件区域分为像素和逻辑两个区域，前者负责接收光学信号（图案）并将之转化为电流信号；后者则将像素区域收集的电流信号进行相关的处理，以实现高帧速率，宽动态范围和低噪声之类的相关功能。
对于CMOS图像传感器件的逻辑区域，该逻辑区域与标准逻辑制程接触孔刻蚀的层堆结构一致；对于CMOS图像传感器件的像素区域，该像素区域与标准逻辑区域层堆结构不同之处有二，其一，该区域硅栅极以及有源区无镍硅化物覆盖；其二，该像素区域硅栅极和有源区与接触孔刻蚀阻挡层（CESL）之间覆有第一侧墙（Spacer1）制程和硅化物阻挡层制程（SAB）残留的二氧化硅隔离层。对于像素区域而言，没有镍硅化物的存在，即没有钨栓与硅之间转换层，使得钨-硅结构接触孔电阻会比标准接触孔刻蚀的钨-镍硅化物-硅结构的电阻值更高，进而如何通过控制接触孔刻蚀过程中的硅凹槽深度（siliconrecess）以及等离子损伤（Plasmainducedamage，PID）来降低钨-硅结构接触电阻，成为了刻蚀工艺调整的主要目标；而硅栅和有源区域上覆盖的二氧化硅隔离层，一方面需要对于刻蚀工艺进行调整以确保接触孔能顺利到达底部的硅栅和有源区域上，另一方面则需要严格控制其工艺窗口，以确保上部层间介质不会过度损耗导致的层间电容变小，使得器件性能受损。
鉴于上述分析，为了克服CMOS图像传感器件逻辑和像素区域不同的层堆结构，本发明对现有逻辑接触孔工艺进行了优化，以形成一整套可行的与现有逻辑工艺兼容的工艺形式，用于55nm以及更先进技术层次的CMOS图像传感类型器件的接触孔刻蚀产品中。图2示意性地示出了根据本发明实施例的CMOS感光器件接触孔刻蚀方法的流程图。
具体地说，如图2所示，根据本发明实施例的CMOS感光器件接触孔刻蚀方法包括：
步骤一S100：对包含氧化硅和氮化硅的层间介质层执行主刻蚀，以刻蚀层间介质层，其中氧化硅和氮化硅的刻蚀速率快，氧化硅与氮化硅的刻蚀选择比低，用于平衡不同图案尺寸之间的负载效应。
步骤二S200：执行层间介质层过刻蚀，以进一步刻蚀层间介质层，其中，氧化硅和氮化硅的刻蚀速率分别小于步骤一S100中的氧化硅和氮化硅的刻蚀速率，并且其中氧化硅刻蚀速率大于氧化硅刻蚀速率；氧化硅刻蚀速率一般，氮化硅刻蚀速率极慢，用于克服刻蚀速率的空间分布负载效应和图案密度负载效应造成的刻蚀不均匀性。
步骤三S300：执行去胶，其中将光刻胶灰化去除。
步骤四S400：针对对应逻辑区域，对刻蚀阻挡层进行干法刻蚀；同时，针对对应像素区域，进行刻蚀阻挡层和深埋氧化硅薄膜层的干法刻蚀。
步骤五S500：执行刻蚀后处理（该步骤为可选步骤），用于聚合物清除或者刻蚀损伤修复。
优选地，在步骤四S400中，干法刻蚀采用的反应气体包括不高于20sccm的CH2F2或者CHF3气体，不高于10sccm的O2气体。进一步优选地，在步骤四S400中，干法刻蚀采用的反应气体还包括适量的Ar或者N2等惰性气体。
优选地，在步骤四S400中，干法刻蚀的偏压功率介于500W至200W之间。
优选地，在步骤四S400中，干法刻蚀的腔体内部的气压在60-100mTorr之间。
步骤四S400为核心改进步骤，与标准逻辑工艺的接触孔刻蚀方案相比，经过改进后的刻蚀阻挡层刻蚀采用了较为“贫聚合物”的反应气体（不高于20sccm的CH2F2或者CHF3气体，不高于10sccm的O2气体，适量的Ar或者N2等惰性气体），同时降低了刻蚀过程中的偏压功率（上部射频功率在500W，下部射频功率200W），以达到同时对于氮化硅和氧化硅都具备较快刻蚀能力的特性（优点一）；与此相关的，（腔体内部的气压在60-100mTorr之间）利用较高气压时，聚合物在硅片开放区域积淀速率快的特点，使得硅片表面积聚的碳氟基的聚合物能够起到保护层间介质层，从而减少层间介质层的损耗（优点二），以获得较好的绝缘隔离效果。
采用本发明所述的接触孔刻蚀方法后，CMOS感光器件的电性表现合格，表现为：钨-镍硅-硅结构的接触电阻达到50ohm/count，而钨-硅结构的接触电阻分别达到1000ohm/count（硅栅）和400ohm/count（有源区）。
而且进一步地说，背景技术中提到的参考文献1、2均未涉及具体的接触孔制备工艺，仅以“绝缘夹层，形成在包括栅电极、栅极间隔件以及栅极金属层的外延层上方，绝缘夹层包括：第一接触孔，穿过绝缘夹层且暴露源区；第二接触孔，穿过绝缘夹层且暴露栅极金属；第一接触塞，形成在第一接触孔中并连接到源区；第二接触塞，形成在第二接触孔中并连接到栅极金属；以及金属线，形成在第一接触塞和第二接触塞上方，将源区电连接到栅极金属”笼统的描述了接触孔的形成。
参考文献3则简述了CIS制程的接触孔制备工艺（与标准逻辑制程接触孔制备工艺一样），但由于其重点并非接触孔制备工艺，并且其所述的CIS制程和膜层结构，均与本发明所述不同。
而且，根据本发明的另一优选实施例，本发明还提供了一种CMOS感光器件制造方法，其采用了根据本发明上述实施例所述的CMOS感光器件接触孔刻蚀方法。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (5)
1.一种CMOS感光器件接触孔刻蚀方法，其特征在于包括：
步骤一，对包含氧化硅和氮化硅的层间介质层执行主刻蚀，以刻蚀层间介质层；
步骤二，执行层间介质层过刻蚀，以进一步刻蚀层间介质层，其中，氧化硅和氮化硅的刻蚀速率分别小于步骤一中的氧化硅和氮化硅的刻蚀速率，并且其中氧化硅刻蚀速率大于氮化硅刻蚀速率；
步骤三，执行去胶，其中将光刻胶去除；
步骤四，针对对应逻辑区域，对刻蚀阻挡层进行干法刻蚀；同时，针对对应像素区域，进行刻蚀阻挡层和深埋氧化硅薄膜层的干法刻蚀；所述干法蚀刻采用的反应气体包括不高于20sccm的CH2F2或者CHF3气体，不高于10sccm的O2气体，所述干法刻蚀的偏压功率介于500W至200W之间。
2.根据权利要求1所述的CMOS感光器件接触孔刻蚀方法，其特征在于还包括：步骤五，执行刻蚀后处理，用于聚合物清除或者刻蚀损伤修复。
3.根据权利要求1所述的CMOS感光器件接触孔刻蚀方法，其特征在于，在步骤四中，干法刻蚀采用的反应气体还包括惰性气体。
4.根据权利要求1或2所述的CMOS感光器件接触孔刻蚀方法，其特征在于，在步骤四中，干法刻蚀的腔体内部的气压在60-100mTorr之间。
5.一种CMOS感光器件制造方法，其采用了根据权利要求1至4之一所述的CMOS感光器件接触孔刻蚀方法。
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