KR101264925B1 - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents

강유전체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

(과제) 전기적 특성이 우수한, 보다 고성능의 강유전체 메모리 장치 및 그 제조 방법.
(해결수단) 반도체 기판 (11) 상에 하측 절연막 (30; 제 1 절연막) 을 형성하고, 하부 전극 (42), 강유전체층 (44) 및 상부 전극 (46) 이 순차적으로 적층되어 이루어지는 강유전체 커패시터 구조체 (40) 를 형성하고, 강유전체 커패시터 구조체를 덮는 상측 절연막 (50; 제 5 절연막) 을 형성하고, 상측 절연막 상에 연재하는 배선층 (70) 을 형성하고, 배선층 및 상측 절연막을 덮는 5∼50nm 의 막두께를 갖는 산화알루미늄막 (90) 을 형성한다.
강유전체 메모리 장치

Description

강유전체 메모리 장치 및 그 제조 방법{FERROELECTRIC MEMORY DEVICE AND ITS MANUFACTURING METHOD}
도 1(a) 는 본 발명의 제 1 실시형태의 강유전체 메모리 장치의 구성 요소를 설명하기 위한 개략적인 평면도. 도 1(b) 는 도 1(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면을 나타내는 모식적인 도면.
도 2 는 본 발명의 강유전체 메모리 장치의 단면을 투과형 전자 현미경을 사용하여 촬영한 사진도.
도 3(a) 는 본 발명의 제 2 실시형태의 강유전체 메모리 장치의 구성 요소를 설명하기 위한 개략적인 평면도. 도 3(b) 는 도 3(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면을 나타내는 모식적인 도면.
도 4(a), 도 4(b) 및 도 4(c) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를, 도 1(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면으로 나타내는 개략적인 제조 공정의 설명도.
도 5 (a) 및 도 5(b) 는 도 4 에 계속되는, 개략적인 제조 공정의 설명도.
도 6(a) 및 도 6(b) 는 산화알루미늄막의 수소 및 수분 확산 억제 효과의 평가를 나타내는 그래프.
도 7(a) 및 도 7(b) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를, 도 3(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면으로 나타내는 개략적인 제조 공정의 설명도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 강유전체 메모리 장치 (강유전체 메모리)
1: 메모리 셀 어레이 영역 (제 1 영역)
2: 논리 회로 영역 (제 2 영역)
5: 필드 산화막
10: 메모리 셀 소자
11: 반도체 기판
12: 메모리 셀 확산 영역
14: 메모리 셀 게이트 절연막
16: 메모리 셀 게이트 전극
20: 논리 회로 소자
22: 논리 회로 소자 확산 영역
24: 논리 회로 소자 게이트 절연막
26: 논리 회로 소자 게이트 전극
30: 제 1 절연막 (하측 절연막)
32: 제 2 절연막
32a: 표면
34: 제 3 절연막 (하측 수소 배리어막)
36: 제 4 절연막
40: 강유전체 커패시터 구조체
42: 하부 전극
44: 강유전체층
46: 상부 전극
50: 제 5 절연막 (상측 절연막)
50a: 표면
50aa: (제 5 절연막의) 제 1 부분 표면 영역
50ab: (제 5 절연막의) 제 2 부분 표면 영역
52: 홈부
61a: 제 1 메모리 셀 컨택트 홀
61b: 제 2 메모리 셀 컨택트 홀
62a: 커패시터 컨택트 홀
63: 플러그 (배선 구조)
63a: 정상면
66a: 제 1 논리 회로 컨택트 홀
66b: 제 2 논리 회로 컨택트 홀
67: 배리어 메탈
70: 배선층
71: 반사 방지막
72: 제 1 배선부
72a, 74a: 상면
74: 제 2 배선부
90: 배리어막 (상측 수소 배리어막)
92: 매립부
[특허문헌 1] 일본 공개특허공보 2002-43541호
[특허문헌 2] 일본 공개특허공보 2003-100994호
[특허문헌 3] 일본 공개특허공보 2004-023043호
본 발명은 2치화 데이터를 강유전체층의 분극 상태로서 기억하는 메모리 셀을 갖는 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.
이른바 강유전체 메모리로서, FeRAM (Ferroelectric Random Access Memory) 이 알려져 있다.
FeRAM 이 구비하는 강유전체층은 산소 화합물 재료에 의해 형성되어 있다. 이 산소 화합물 재료는 강유전체층의 주위에 형성되는 예를 들어, CVD 막 중에 불가피하게 혼입되는 수분 (H2O) 및 이 수분에 유래하는 수소 (H2) 에 의해서 환원 반 응을 일으킨다. 이 환원 반응에 의해, 강유전체층의 분극 특성이 열화된다.
예를 들어, 패시베이션막의 형성 공정에서 발생되는 수소가, 강유전체층까지 확산되는 것을 방지하는 것을 목적으로 하여, 강유전체층에 접속되는 금속 배선층 상에, 산화알루미늄 (Al2O3) 으로 이루어지는 수소 확산 방지막이 형성되어 있는 구성이 개시되어 있다 (특허문헌 1 참조.).
또한, 패시베이션막을 형성할 때에 발생되는 수소에 의한 영향을 저감하는 것을 목적으로 하여, 반응성 스퍼터링에 의해 형성되는 10nm∼200nm 의 막두께를 갖는 Si3N4 또는 SiON 으로 이루어지는 수분 확산 방지막을, 금속 배선의 상면 및 측면을 덮는 층으로서 형성하는 구성이 개시되어 있다 (특허문헌 2 참조.).
상기 기술한 특허문헌 1 및 2 의 구성에 의하면, 금속 배선 상에, 직접적으로 산화알루미늄, Si3N4 또는 SiON 으로 이루어지는 수소 (또는 수분) 확산 방지막을 형성하고 있다.
상세한 것은 후술하겠지만, 이들의 방지막을 형성할 때에는 금속 배선이 대전하는, 이른바 차지업이라는 현상이 일어날 우려가 있다.
또한, 종래의 열 CVD 법의 결점을 해결하는 것을 목적으로 하는 막형성 방법으로서, ALD (Atomic Layer Deposition) 법이 알려져 있다 (특허문헌 3 참조.).
이미 설명한 바와 같이, 수소 (또는 수분) 확산 방지막을, 금속 배선 상에 직접 형성하면, 금속 배선이 차지업된다. 이렇게 되면, 이 금속 배선에 접속되 어 있는 매립 컨택트 등의 배선 구조를 거쳐, 이것과 전기적으로 이어지는 트랜지스터의 게이트 산화막이 물리적으로 파괴되어 버릴 우려가 있다.
즉, 이와 같이 게이트 산화막이 파괴되어 버리면, 예를 들어, 메모리 셀의 제어와 같은 논리 회로 소자의 기능이 손상되고, 나아가서는 강유전체 메모리로서의 기능을 완수할 수 없게 된다.
일반적으로는 복수의 강유전체 커패시터를 포함하는 메모리 셀 어레이 영역에 형성되는 제 1 층째의 금속 배선 (제 1 배선층) 의 표면적 (상면 및 측면의 면적의 합) 보다, 이 메모리 셀 어레이 영역 이외의 논리 회로 영역에 형성되는 금속 배선의 표면적이 크다. 또한, 논리 회로 영역의 배선은 트랜지스터의 게이트 전극에 직접적으로 접속된다. 따라서, 특히 논리 회로 영역에 있어서, 차지업에 의한 트랜지스터의 게이트 절연막의 파괴가 일어나기 쉽다.
종래의 구성예에서는 이러한 차지업을 방지하는 것을 목적으로 하여, 커버막을 막형성하기 전에, 라이너 산화막이 형성되어 있다. 이 라이너 산화막은 이미 설명한 바와 같이, 예를 들어, CVD 법에 의해 형성된다.
전술한 바와 같이, CVD 법에 의해 형성된 막에는 불가피하게 수분이 함유되어 버린다. 또한, 이 수분은 가열 처리에 의해 분해되어 수소로 되는 경우도 있다.
이 때문에, 강유전체층이, 수분 및 수소 중 어느 하나 또는 양방에 노출되는 것을 방지하기 위해서, 종래에는 라이너 산화막의 탈수 및/또는 탈수소를 목적으로 하여, 400℃ 정도의 온도에서의 어닐링 공정이 필수적이었다.
그러나, 이러한 조건으로 어닐링 공정이 행해지면, 특히, 메모리 셀 어레이 영역 이외의 영역, 즉 이 예에서는 논리 회로 영역에 형성되어 있는 트랜지스터의 전기적 특성이 변화되어 버릴 우려가 있다. 또한, 강유전체층의 특성이 열화되어 버릴 우려가 있다.
라이너 절연막은 수백nm 의 막두께로 형성하였다고 하더라도, 그 효과가 충분하다고는 할 수 없다.
본 발명은 상기 기술한 종래 기술에 이러한 문제점을 감안하여 이루어진 것이다. 즉, 본 발명의 목적은 차지업 등의 제조 공정에 기인하는 강유전체 메모리 셀 어레이 및 논리 회로의 전기적 특성의 열화를 방지할 수 있는, 강유전체 메모리 장치의 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 초기 상태 (출하시) 에 있어서의 전기적 특성이 우수한, 보다 고성능의 강유전체 메모리 셀 어레이 및 전기적 특성의 열화가 없는 논리 회로를 포함하는 강유전체 메모리 장치를 제공하는 데에 있다.
이러한 목적을 달성하기 위해서, 본 발명의 강유전체 메모리 장치의 제조 방법은 주로 하기와 같은 공정을 포함하고 있다.
즉, 반도체 기판 상에, 하측 절연막을 형성하는 공정과, 하측 절연막의 상측에, 하부 전극, 강유전체층 및 상부 전극이 차례로 적층되어 이루어지는 강유전체 커패시터 구조체를 형성하는 공정과, 강유전체 커패시터 구조체를 덮는 상측 절연막을 형성하는 공정과, 상측 절연막 상에 연재 (延在) 하여, 강유전체 커패시터 구 조체, 메모리 셀 소자 및 논리 회로 소자에 전기적으로 접속되는 배선층을 형성하는 공정과, 배선층 및 상측 절연막을 덮는 5∼50nm 의 막두께를 갖는 산화알루미늄막인 배리어막을 형성하는 공정을 포함하고 있다.
또한, 본 발명의 강유전체 메모리 장치는 하기와 같은 구성을 구비하고 있다.
즉, 강유전체 메모리 장치는 복수의 메모리 셀 소자 및 복수의 논리 회로 소자를 포함하는 복수의 소자가 형성되어 있는 반도체 기판과, 반도체 기판 상에 형성되어 있는 하측 절연막과, 하측 절연막의 상측에 형성되어 있는 하측 수소 배리어막과, 하측 수소 배리어막의 상측에 형성되어 있고, 하부 전극, 강유전체층 및 상부 전극이 차례로 적층되어 이루어지는 강유전체 커패시터 구조체와, 강유전체 커패시터 구조체를 덮는 상측 절연막과, 상측 절연막 상에 연재하여, 강유전체 커패시터 구조체, 메모리 셀 소자 및 논리 회로 소자와 전기적으로 접속되어 있는 배선층과, 배선층 및 상측 절연막을 덮어 형성되어 있는, 5∼50nm 의 막두께를 갖는 산화알루미늄막인 상측 수소 배리어막을 구비하고 있다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시형태에 관해서 도면을 사용하여 설명한다. 또, 도면 중, 각 구성 성분은 본 발명을 이해할 수 있을 정도로 개략적으로 나타내는 데에 지나지 않으며, 또한 이하에 언급하는 수치적 조건 등은 단순한 예시에 불과하다.
(제 1 실시형태의 강유전체 메모리 장치의 구성예)
도 1 을 참조하여, 본 발명의 강유전체 메모리 장치의 일 구성예에 관하여 설명한다.
도 1(a) 는 본 발명의 강유전체 메모리 장치를 상면측에서 본, 구성 요소를 설명하기 위한 개략적인 평면도이다. 도 1(b) 는 도 1(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면을 나타내는 모식적인 도면이다.
도 1(a) 및 도 1(b) 에 나타내는 바와 같이, 본 발명의 강유전체 메모리 장치 (100) 는 이른바 (반도체) 칩의 형태를 갖고 있다. 강유전체 메모리 장치 (100) 는 본 예에서는 직육면체 형상이다.
도 1(a) 및 도 1(b) 에 나타내는 바와 같이, 강유전체 메모리 장치 (100) 는 평면 형상이 직사각형 형상인 반도체 기판 (11) 을 구비하고 있다. 반도체 기판 (11) 에는 복수의 영역이 설정되어 있다. 이 예에서는 직사각 형상의 메모리 셀 어레이 영역 (1; 제 1 영역) 및 이 메모리 셀 어레이 영역 (1) 을 둘러싸는 논리 회로 영역 (2; 제 2 영역) 의 2개의 영역이 구획되어 있다. 이 구획예는 예시에 지나지 않으며, 예를 들어, I/O 회로, 아날로그 회로, RF 회로, 이른바 마이크로 컴퓨터 등의 임의의 바람직한 소자 또는 회로를 포함하는 다른 영역을 구획해도 된다.
여기서 말하는 「영역」 이란 반도체 기판 (11) 상에 형성되는 구성 요소도 포함하는 3차원적인 영역을 의미한다.
메모리 셀 어레이 영역 (1) 에는 메모리 셀 소자 (10) 가 형성되어 있다. 또한, 논리 회로 영역 (2) 에는 논리 회로 소자 (20) 가 형성되어 있다. 이들 메모리 셀 소자 (10) 와 논리 회로 소자 (20) 는, 종래 공지된 소자 분리 공정에 의해 형성된 소자 분리 구조, 예를 들어, LOCOS 법에 의해 형성된 필드 산화막 (5) 에 의해 서로 소자 분리되어 있다.
메모리 셀 어레이 영역 (1) 에는 후술하는 강유전체층 (44) 및 메모리 셀 소자 (10) 를 포함하는 메모리 셀이, 매트릭스 형상으로 복수 배치되어 있다.
메모리 셀 소자 (10) 는 종래 공지된 구성을 갖는, 예를 들어, 트랜지스터 등의 소자를 포함하고 있다. 메모리 셀 소자 (10) 는 예를 들어, 트랜지스터의 구성 요소로서, 메모리 셀 확산 영역 (12), 메모리 셀 게이트 절연막 (14; 게이트 산화막), 및 메모리 셀 게이트 절연막 (14) 상에 형성되어 있는 메모리 셀 게이트 전극 (16) 을 갖고 있다.
메모리 셀 확산 영역 (12) 은 예를 들어, 종래 공지된 조건으로, 임의의 바람직한 이온이 주입되어 있는 이온 확산 영역이다. 메모리 셀 게이트 절연막 (14) 은 예를 들어, 종래 공지된 열산화 공정에 의해 형성되는 규소산화막이다. 메모리 셀 게이트 전극 (16) 은 종래 공지된 예를 들어, 메탈 전극이다.
논리 회로 영역 (2) 에는 논리 회로 소자 (20) 가 형성되어 있다.
논리 회로 소자 (20) 는 메모리 셀 소자 (10) 와 마찬가지로, 트랜지스터 등의 소자를 포함하고 있다. 논리 회로 소자 (20) 는 메모리 셀 어레이에 접속되어, 메모리 셀의 동작을 제어하는 디코더 회로 등을 포함하고 있다.
논리 회로 소자 (20) 는 예를 들어, 트랜지스터의 구성 요소로서, 논리 회로 소자 확산 영역 (22), 논리 회로 소자 게이트 절연막 (24), 및 논리 회로 소자 게 이트 절연막 (24) 상에 형성되어 있는 논리 회로 소자 게이트 전극 (26) 을 갖고 있다.
메모리 셀 소자 (10) 가 형성되어 있는 메모리 셀 어레이 영역 (1) 상 및 논리 회로 소자 (20) 가 형성되어 있는 논리 회로 영역 (2) 상에는 제 1 절연막 (30; 하측 절연막) 이 형성되어 있다. 즉, 메모리 셀 소자 (10) 및 논리 회로 소자 (20) 가 형성되어 있는 기판 (11) 의 상측 전체면에, 제 1 절연막 (30) 이 형성되어 있다. 이 제 1 절연막 (30) 은 바람직하게는 예를 들어, 오존 (O3) 을 이용하여, TEOS 를 재료로 한 CVD 법에 의해 막형성된 O3-TEOS 계 BPSG 막 (이하, 간단히 BPSG 막이라고도 한다.) 으로 하는 것이 좋다. 제 1 절연막 (30) 의 막두께는 바람직하게는 예를 들어, 850nm 정도로 하면 된다.
제 1 절연막 (30) 상에는 제 2 절연막 (32) 이 형성되어 있다. 제 2 절연막 (32) 은 바람직하게는 예를 들어, P-TEOS 막으로 하는 것이 좋다. 이 제 2 절연막 (32) 은 제 1 절연막 (30) 인 BPSG 막의 흡습을 방지하기 위한 막이다.
이 제 1 절연막 (30) 및 제 2 절연막 (32) 에는 이들을 관통하는 복수의 컨택트 홀이 형성되어 있다. 이 컨택트 홀은 메모리 셀 소자 (10) 및 논리 회로 소자 (20) 에 이르고 있다. 이들 컨택트 홀은 제 1 영역 (1) 의 제 1 메모리 셀 컨택트 홀 (61a) 과, 제 2 영역 (2) 의 제 1 논리 회로 컨택트 홀 (66a) 을 포함하고 있다.
이들 제 1 메모리 셀 컨택트 홀 (61a) 및 제 1 논리 회로 컨택트 홀 (66a) 내에는 도시하지 않은 금속막이 배리어 메탈로서 형성되어 있다. 이 금속막은 바람직하게는 예를 들어, 막두께 15nm 정도의 티탄 (Ti) 막 및 막두께 20nm 정도의 질화티탄 (TiN) 막의 적층 구조로 하는 것이 좋다.
이 금속막이 형성되어 있는 컨택트 홀 (61a, 66a) 은 텅스텐 (W) 과 같은 도전성 재료에 의해 매립되어, 플러그 (63) 로 되어 있다. 플러그 (63) 의 정상면 (63a) 은 제 2 절연막 (32) 의 표면 (32a) 과 같은 높이로 되어 있다.
제 2 절연막 (32) 상에는 제 3 절연막 (34) 이 형성되어 있다. 제 3 절연막 (34) 은 바람직하게는 예를 들어, 막두께 100nm 정도의 규소질화막 (SixNy:Si3N4) 또는 막두께 5∼50nm 정도의 산화알루미늄 (AlxOy:Al2O3, 간단히 알루미나라고도 한다) 막으로 하는 것이 좋다. 이 제 3 절연막 (34) 은 후술하는 강유전체층 (44) 의 특성의 회복을 목적으로 하여 일반적으로 행해지는 이른바 회복 어닐링 공정이라 불리는 고온 처리에 의해 산화될 우려가 있는 플러그 (63) 를 보호하기 위한 막이다. 또한, 제 3 절연막 (34) 은 제 3 절연막 (34) 보다 하측의 구조로부터 확산하여, 강유전체층 (44) 까지 침투하려고 하는 수소 또는 물을 차단하는 효과도 갖고 있다. 따라서, 이하, 제 3 절연막 (34) 을 하측 수소 배리어막이라고도 한다.
제 3 절연막 (34) 상에는 제 4 절연막 (36) 이 형성되어 있다. 제 4 절연막 (36) 은 예를 들어, 산화탄탈막 (TaxOy:Ta2O5) 으로 하는 것이 좋다. 이 제 4 절연막 (36) 은 후술하는 하부 전극 (42) 의 밀착층으로서 기능하는 막이다.
메모리 셀 어레이 영역 (1) 내의 제 4 절연막 (36) 상에는 강유전체 커패시터 구조체 (40) 가 형성되어 있다. 강유전체 커패시터 구조체 (40) 는 종래 공지된 구성을 갖고 있다. 즉, 강유전체 커패시터 구조체 (40) 는 하부 전극 (42), 강유전체층 (44) 및 상부 전극 (46) 이 차례로 적층된 구조를 갖고 있다.
하부 전극 (42) 및 상부 전극 (46) 은 바람직하게는 예를 들어, 백금 (Pt) 전극으로 하는 것이 좋다. 강유전체층 (44) 은 예를 들어, 티탄산지르콘산납 (PZT), La 도프 PZT (PLZT) 또는 SBT (SrBi2Ta2O9) 를 재료로 할 수 있다. 강유전체층 (44) 은 바람직하게는 SBT 막으로 하는 것이 좋다.
제 5 절연막 (50; 상측 절연막) 은 강유전체 커패시터 구조체 (40) 를 덮고 있다. 또한, 제 5 절연막 (50) 은 제 4 절연막 (36) 상의 전체면에 형성되어 있다. 즉, 이 제 5 절연막 (50) 은 메모리 셀 어레이 영역 (1) 및 논리 회로 영역 (2) 상에 걸쳐 형성되어 있다. 제 5 절연막 (50) 은 바람직하게는 예를 들어, TEOS-규소산화막으로 하는 것이 좋다.
이 제 5 절연막 (50) 에는 제 2 메모리 셀 컨택트 홀 (61b) 과, 제 2 논리 회로 컨택트 홀 (66b) 이 형성되어 있다.
메모리 셀 어레이 영역 (1) 내에는 커패시터 컨택트 홀 (62a) 이 형성되어 있다. 커패시터 컨택트 홀 (62a) 은 제 5 절연막 (50) 의 표면 (50a) 으로부터, 강유전체 커패시터 구조체 (40) 에 걸쳐 형성되어 있다.
한편, 제 2 메모리 셀 컨택트 홀 (61b) 은 메모리 셀 어레이 영역 (1) 내에 형성되어 있으며, 제 5 절연막 (50) 의 표면 (50a) 으로부터, 메모리 셀 소자 (10) 에 접속되어 있는 플러그 (63) 에 접속되어 있다.
제 2 논리 회로 컨택트 홀 (66b) 은 논리 회로 영역 (2) 내에 형성되어 있으며, 제 5 절연막 (50) 의 표면 (50a) 으로부터, 제 5 절연막 (50), 제 4 절연막 (36) 및 제 3 절연막 (34) 을 관통하여 형성되어 있다. 논리 회로 컨택트 홀 (66b) 은 플러그 (63) 의 정상면 (63a) 에 이르게 개구되어 있다.
제 2 메모리 셀 컨택트 홀 (61b) 및 제 2 논리 회로 컨택트 홀 (66b) 내의 표면에는 배리어 메탈 (67) 이 형성되어 있다. 배리어 메탈 (67) 은 바람직하게는 예를 들어, 질화티탄막, 질화탄탈막으로 하는 것이 좋다. 또한, 배리어 메탈 (67) 은 예를 들어, 질화지르코늄 (ZrN) 막, 질화텅스텐 (WN) 막으로 해도 된다.
제 5 절연막 (50) 표면 (50a) 의 상측에는 복수의 배선부를 포함하는 배선층 (70) 이 형성되어 있다. 배리어 메탈 (67) 은 표면 (50a) 위로서, 배선층 (70) 의 하면에도 연재하고 있다. 배선층 (70) 은 제 2 메모리 셀 컨택트 홀 (61b), 제 2 논리 회로 컨택트 홀 (66b) 및 커패시터 컨택트 홀 (62a) 을 매립하여 형성되어 있다. 즉, 배선층 (70) 은 플러그 (63), 상부 전극 (46) 및 하부 전극 (42) 에 전기적으로 접속되어 있다.
배선층 (70) 은 제 1 배선부 (72) 및 제 2 배선부 (74) 를 포함하고 있다. 제 1 배선부 (72) 는 제 5 절연막 (50) 의 메모리 셀 어레이 영역 (1) 내에 있는 제 1 부분 표면 영역 (50aa) 상에 연재시켜 형성되어 있다. 제 1 배선부 (72) 는 메모리 셀 어레이 영역 (1) 의 상부 전극 (46), 하부 전극 (42) 및 플러그 (63) 에 전기적으로 접속되어 있다.
제 2 배선부 (74) 는 논리 회로 영역 (2) 내에 있는 제 2 부분 표면 영역 (50ab) 상에 연재시켜 형성되어 있다. 제 2 배선부 (74) 는 논리 회로 영역 (2) 의 플러그 (63) 에 전기적으로 접속되어 있다. 또, 이들 제 1 및 제 2 배선부 (72 및 74) 끼리는 배선층 (70) 내에서는 서로 전기적으로 접속되어 있지 않다.
배선층 (70) 은 바람직하게는 예를 들어, 알루미늄 (Al), 알루미늄에 규소 (Si) 및 구리 (Cu) 또는 구리만을 첨가한 알루미늄 합금, 구리, 구리에 은 (Ag), 티탄 (Ti), 망간 (Mn), 마그네슘 (Mg), 주석 (Sn) 을 첨가한 구리 합금과 같은 금속 배선으로 하는 것이 좋다.
배선층 (70) (제 1 배선부 (72), 제 2 배선부 (74)) 의 상면 (72a 및 74a) 상에는 반사 방지막 (71) 이 형성되어 있다.
배선층 (70) (제 1 배선부 (72), 제 2 배선부 (74)) 이 형성되어 있는 제 5 절연막 (50) 의 상측 전체면에는 배리어막 (90) 이 형성되어 있다. 즉, 배리어막 (90) 은 제 2 배선부 (74) 가 형성되어 있는 논리 회로 영역 (2) 으로부터, 제 1 배선부 (72) 가 형성되어 있는 메모리 셀 어레이 영역 (1) 에 걸쳐 형성되어 있다. 배리어막 (90) 은 산화알루미늄의 박막이다. 이 배리어막 (90) 은 특히 배선층 (70) 의 상측에 형성되는 구성이 발생하는 수소 및 수분의 강유전체층 (44) 으로의 침투를 방지한다. 따라서, 이하, 이 배리어막 (90) 을 상측 수소 배리어막이라고도 한다.
본 발명의 강유전체 메모리 장치 (100) 는 이 배리어막 (90) 이 원자층 막형성법 (ALD 법) 에 의해 형성된 매우 양질의 막질을 구비하고 있는 것을 특징으로 한다.
상세한 것은 후술하겠지만, 원자층 막형성법에 의해 형성된 산화알루미늄막은 원자층 단위에서의 막형성이 가능하기 때문에, 막두께의 제어가 용이하고, 또한 100% 의 단차 피복성을 얻을 수 있다. 즉, 부분적으로 두껍게 되거나, 얇게 되거나 하면, 예를 들어, 스루홀의 개구에 악영향을 미치고, 나아가서는 전기적 특성을 악화시킬 우려가 있는데, 단차 피복성이 우수한 막을 형성할 수 있다면 이러한 문제는 발생하지 않는다. 또한, 수소/물의 확산 방지능에 관해서, 동일한 퇴적막 두께로 비교하면, 양호한 피복성을 갖는 양질의 막을 사용하는 편이 보다 우수한 확산 방지능을 나타낸다.
이와 같이, 원자층 막형성법에 의해 형성된 산화알루미늄막을 사용하면, 배리어막 (90) 의 퇴적막 두께를 현저히 박형으로 할 수 있다. 구체적으로는 배리어막 (90) 의 막두께를 바람직하게는 5nm∼50nm 정도로 할 수 있다.
ALD 법에 의해 형성된 산화알루미늄막은 이 정도의 막두께만 갖고 있으면, 강유전체층 (44) 보다 상부의 구성으로부터, 강유전체층 (44) 으로 침투하는 수소 및 물을 차단할 수 있다.
또한, 이와 같이 종래와 비교하여 단차 피복성이 우수한 산화알루미늄막을 적용하므로, 강유전체층 (44) 의 잔류 분극량을 보다 향상시킬 수 있다. 따라 서, 우수한 분극 특성을 갖는 보다 고성능의 강유전체 메모리 장치 (100) 를 제공할 수 있다.
또한, 산화알루미늄막을 단차 피복성 좋게, 보다 박막화할 수 있으므로, 보다 다층의 배선 구조가 필요하게 된 경우, 또는 제조 프로세스 룰의 더한층의 미세화가 진전되어, 예를 들어, 스루홀의 직경이 보다 작아진 경우라도 전기적인 특성의 열화를 효과적으로 방지할 수 있다.
여기서, 도 2 를 참조하여, ALD 법에 의해 형성된 산화알루미늄막의 단차 피복성에 관하여 설명한다.
도 2 는 본 발명의 강유전체 메모리 장치 (100) 의 단면을 투과형 전자 현미경을 사용하여 촬영한 사진도이다 (제조 공정에 관해서는 후술한다.).
상기 기술한 배선층 (70) 상에, 배리어막 (90) 인 산화알루미늄막을 ALD 법을 이용하여 50nm 의 막두께로 막형성하였다.
도면을 통해 알 수 있는 바와 같이, ALD 법에 의해 형성된 배리어막 (90) 인 산화알루미늄막은 배선층 (70) 의 측면 및 반사 방지막 (71) 상에, 이른바 오버행이 없는 균일한 막두께로 형성되어 있다.
본 발명의 강유전체 메모리 장치 (100) 는 배선층 (70) 을 제 1 배선층으로 하여, 이 제 1 배선층보다 상측에, 예를 들어, 배리어막 (90) 을 관통하는 컨택트 홀을 갖고, 배선층 (70) 과 전기적으로 접속되는 제 2, 제 3 배선층을 포함하는 다층 배선 구조를 갖고 있어도 된다. 그러나 이러한 구성은 본 발명의 요지가 아니므로, 도시 및 그 상세한 설명은 생략한다.
(제 2 실시형태의 강유전체 메모리 장치의 구성예)
도 3 을 참조하여, 본 발명의 강유전체 메모리 장치 (100) 의 다른 일 구성예에 관해서 설명한다.
도 3(a) 는 본 발명의 강유전체 메모리 장치 (100) 를 상면측에서 본, 구성 요소를 설명하기 위한 개략적인 평면도이다. 도 3(b) 는 도 1(a) 의 A-A' 로 나타낸 일점쇄선으로 절단한 절단면을 나타내는 모식적인 도면이다.
이 실시형태의 강유전체 메모리 장치 (100) 는 배리어막 (90) 의 형상에 특징을 갖고 있다. 즉, 다른 구성 요소에는 거의 변함이 없기 때문에, 변경 개소에 관해서만 설명하고, 변경이 없는 구성 요소에 관해서는 동일한 번호를 붙여 그 상세한 설명을 생략한다.
도 3(a) 및 도 3(b) 에 나타내는 바와 같이, 이 실시형태의 강유전체 메모리 장치 (100) 는 배리어막 (90) 의 일부분이, 강유전체 메모리 장치 (100) 를 구성하는 적층 구조 내에 매립되는 구성을 갖고 있다.
구체적으로는 제 5 절연막 (50) 에는 폐환상 (閉環狀) 의 홈부 (52) 가 형성되어 있다. 홈부 (52) 는 제 5 절연막 (50) 및 강유전체 커패시터 구조체 (40) 를 덮고 있고, 이 예에서는 메모리 셀 어레이 영역 (1) 을 둘러싸는 논리 회로 영역 (2) 에 형성되어 있다. 즉, 홈부 (52) 는 개편화 공정에서의 절단선인 스크라이브 라인 (L1) 보다 내측을, 스크라이브 라인 (L1) 을 따라 둘러싸 형성되어 있다.
이 홈부 (52) 의 깊이는 바람직하게는 제 4 절연막 (36) 을 관통하여 제 3 절연막 (34) 의 표면에 이르는 깊이로 하는 것이 좋다. 홈부 (52) 의 깊이는 더욱 바람직하게는 제 4 절연막 (36) 및 제 3 절연막 (34) 을 관통하여, 제 2 절연막 (32) 의 표면 (32a) 으로까지 이르는 깊이로 하는 것이 좋다.
홈부 (52) 는 강유전체 메모리 장치 (100) 의 기능을 손상시키지 않는 범위에서 임의의 바람직한 영역에 형성하고, 또한 임의의 바람직한 폭으로 할 수 있다.
홈부 (52) 는 바람직하게는 스크라이브 라인 (L1) 으로부터 10μm 정도 이간시켜 형성하는 것이 좋다. 홈부 (52) 의 폭은 바람직하게는 예를 들어, 1μm 정도로 하면 된다.
이 실시형태의 배리어막 (90) 은 그 일부분이 홈부 (52) 를 매립하여 매립부 (92) 를 구성하고 있다.
배리어막 (90) 은 상기 기술한 바와 같이 ALD 법에 의해 형성되는 매우 양호한 막질을 갖는 산화알루미늄막으로 하므로, 홈부 (52) 의 매립도 매우 고정밀도로 행할 수 있다.
이 매립부 (92) 는 스크라이브 라인 (L1) 을 따라 행해지는 개편화 (個片化) 공정에 의해 형성되는 절단면, 즉 강유전체 메모리 장치 (100) 의 측면측으로부터, 강유전체층 (44) 에 침투하려고 하는 수소 및/또는 수분을 차단하는 기능을 나타낸다. 특히 매립부 (92) 를, 제 2 절연막 (32) 의 표면 (32a) 에 접촉시키는 구성으로 하면, 상측 수소 배리어막인 배리어막 (90), 배리어막 (90) 이 구비하는 매립부 (92) 및 하측 수소 배리어막인 제 3 절연막 (34) 에 의해, 강유전체층 (44) 을 포함하는 강유전체 커패시터 구조체 (40) 가, 둘러싸여 캡슐화되게 되므로, 특 히 개편화 공정 중 및 개편화 공정 후에, 이들의 구조에 의해 외부로부터의 수소 및/또는 수분을 보다 효과적으로 차단할 수 있다. 따라서, 보다 효과적으로 강유전체층 (44) 의 열화를 방지할 수 있다.
(제 1 실시형태의 강유전체 메모리 장치의 제조 방법)
다음으로, 도 4 및 도 5 를 참조하여, 상기 기술한 구성을 갖는 강유전체 메모리 장치 (100) 의 제조 방법예에 관해서 설명한다.
또, 본 발명의 제조 방법예의 설명에서는 설명도의 복잡화를 회피하기 위해서, 1장의 웨이퍼에 동시에 형성되는 다수의 강유전체 메모리 장치 중, 강유전체 메모리 장치의 일부분, 즉, 1개의 메모리 셀을 갖는 메모리 셀 어레이 영역 및 논리 회로 영역만을, 도 1(b) 와 동일한 절단면을 나타내는 도면을 사용하여 설명한다.
도 4(a) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를, 도 1(a) 의 A-A' 로 나타낸 일점쇄선과 같은 위치에서 절단한 절단면으로 나타내는 개략적인 제조 공정의 설명도이다.
도 5(a) 및 도 5(b) 는 도 4 에 계속되는 제조 공정의 설명도이다.
우선, 반도체 기판 (11; 웨이퍼) 에, 메모리 셀 어레이 영역 (1), 이 메모리 셀 어레이 영역 (1) 을 둘러싸는 논리 회로 영역 (2) 을 1 그룹으로 하여, 이들을 매트릭스 형상으로 복수 그룹을 구획해 둔다.
다음으로, 반도체 기판 (11) 의 메모리 셀 어레이 영역 (1) 에, 종래 공지된 웨이퍼 프로세스에 의해, 메모리 셀 소자 (10) 를 형성하여 넣는다. 또한, 논 리 회로 영역 (2) 에도, 마찬가지로 논리 회로 소자 (20) 를 형성하여 넣는다.
구체적으로는 예를 들어, LOCOS 법에 의해 필드 산화막 (5), 즉 소자 분리 구조를 형성한다.
이어서, 메모리 셀 게이트 절연막 (14), 및 메모리 셀 게이트 절연막 (14) 상에 형성되어 있는 메모리 셀 게이트 전극 (16) 을, 통상적인 방법에 따라서 메모리 셀 어레이 영역 (1) 에 형성하여 넣는다. 또한, 논리 회로 소자 영역에도 마찬가지로, 논리 회로 소자 게이트 절연막 (24), 논리 회로 소자 게이트 절연막 (24) 상에 형성되어 있는 논리 회로 소자 게이트 전극 (26) 을 형성한다. 또, 확산층의 형성은 후술하는 컨택트 홀의 형성 후에 행해지므로, 메모리 셀 소자 (10) 및 논리 회로 소자 (20) 각각은 이 시점에서는 확산층을 갖고 있지 않다.
다음으로, 반도체 기판 (11) 의 노출면, 즉 확산층을 제외한, 메모리 셀 소자 (10) 가 형성되어 있는 메모리 셀 어레이 영역 (1) 상 및 논리 회로 소자 (20) 가 형성되어 있는 논리 회로 영역 (2) 상인 반도체 기판 (11) 의 상측 전체면에, 제 1 절연막 (30) 을 막형성한다. 제 1 절연막 (30) 의 막두께는 예를 들어, 850nm 정도로 막형성하면 된다.
이 제 1 절연막 (30) 은 통상적인 방법에 따라서, 바람직하게는 예를 들어, 오존 (O3) 을 사용하여, TEOS 를 재료로 한 통상적인 방법에 따르는 CVD 법에 의해서 O3-TEOS 계 BPSG 막을 막형성하면 된다.
이어서, 제 1 절연막 (30) 상에, 제 2 절연막 (32) 을, 통상적인 방법에 따 라서 형성한다. 제 2 절연막 (32) 은 막두께 100nm 정도의 P-TEOS 막 (규소산화막) 으로서 막형성하면 된다. 따라서, 제 2 절연막 (32) 은 통상적인 방법에 따르는 CVD 법에 의해 막형성하면 된다.
다음으로, 이 제 1 및 제 2 절연막 (30 및 32) 에, 이들을 관통하는 복수의 컨택트 홀을 통상적인 방법에 따라서, 포토리소그래피 공정 및 에칭 공정에 의해 형성한다. 이 컨택트 홀은 기판면, 게이트 전극에 이르는 컨택트 홀, 즉 이미 설명한 제 1 영역 (1) 의 제 1 메모리 셀 컨택트 홀 (61a), 제 2 영역 (2) 의 제 1 논리 회로 컨택트 홀 (66a) 이다.
이어서, 도 4(b) 에 나타내는 바와 같이, 제 1 메모리 셀 컨택트 홀 (61a), 제 1 논리 회로 컨택트 홀 (66a) 을 통해, 컨택트 홀로부터 노출된 기판면에 대하여, 통상적인 방법에 따르는 이온 주입 공정 및 열확산 공정을 행한다. 이 이온 주입 공정은 통상적인 방법에 따라서, 예를 들어, P+, BF2 + 와 같은 이온을 주입하는 공정이다. 그런 후, 주입된 이온을 열확산시키는 열확산 공정을 행한다. 이 열확산 공정은 예를 들어, 1000℃ 에서 10초 정도 가열 처리하면 된다.
이 공정에 의해, 메모리 셀 소자 확산 영역 (12) 및 논리 회로 소자 확산 영역 (22) 이 형성되어, 메모리 셀 소자 (10) 및 논리 회로 소자 (20) 가 형성된다.
다음으로, 이들 제 1 메모리 셀 컨택트 홀 (61a), 제 1 논리 회로 컨택트 홀 (66a) 내에, 도시하지 않은 금속막, 즉, 예를 들어 막두께 15nm 정도의 티탄 (Ti) 막 및 막두께 20nm 정도의 질화티탄 (TiN) 막의 적층 구조를 통상적인 방법에 따라 서 형성한다.
이어서, 이 금속막이 형성되어 있는 제 1 메모리 셀 컨택트 홀 (61a), 제 1 논리 회로 컨택트 홀 (66a) 을 통상적인 방법에 따라서 매립한다. 이 공정에 의해, 제 1 메모리 셀 컨택트 홀 (61a), 제 1 논리 회로 컨택트 홀 (66a) 은 텅스텐 (W) 과 같은 도전성 재료에 의해 매립되어, 플러그 (63) 로 된다.
다음으로, 노출면 전체면, 즉 제 2 절연막 (32) 의 표면 (32a) 상 및 플러그 (63) 의 정상면 (63a) 상을 덮는 제 3 절연막 (34) 을 형성한다. 제 3 절연막 (34) 은 바람직하게는 예를 들어, 규소질화막으로서 막형성한다. 구체적으로는 플라즈마 CVD 법을 사용하고, 통상적인 방법에 따라서 막두께 100nm 정도로 막형성하면 된다.
또, 제 3 절연막 (34) 상에, 막두께 150nm 정도의 P-TEOS NSG 막을 형성한다 (도시하지 않음). 이 P-TEOS NSG 막 상에, 바람직하게는 예를 들어, 산화탄탈막인 제 4 절연막 (36) 을 형성한다. 제 4 절연막 (36) 의 막형성 공정은 타겟에 탄탈 (Ta), 프로세스 가스에 아르곤 (Ar)/산소 (O2) 의 혼합 가스를 사용하는 통상적인 방법에 따른 스퍼터링 공정에 의해 행하는 것이 좋다.
이어서, 제 4 절연막 (36) 상인 메모리 셀 어레이 영역 (1) 에, 통상적인 방법에 따라서, 강유전체 커패시터 구조체 (40) 를 형성한다.
구체적으로는 통상적인 방법에 따라서, 백금 등을 사용하는 하부 전극 (42), 이미 설명한 SBT 와 같은 막 재료를 사용하는 강유전체층 (44) 및 플라니타 등의 막 재료를 사용하는 상부 전극 (46) 을 차례로 막형성하여 적층한다.
백금막의 막형성은 예를 들어, 타겟으로 백금을 사용하고, 프로세스 가스에 아르곤을 사용하는 통상적인 방법에 따르는 스퍼터링 공정에 의해, 임의의 바람직한 막두께로 막형성하면 된다. SBT 막의 막형성은 통상적인 방법에 따라서, 스핀 도포 공정과 소성 공정을 원하는 막두께에 도달할 때까지 반복함으로써 행할 수 있다. 그런 후, 통상적인 방법에 따라서 포토리소그래피 공정 및 에칭 공정을 행함으로써, 메모리 셀 어레이 영역 (1) 에 매트릭스 형상으로 형성되는 복수의 강유전체 커패시터 구조체 (40) 를 형성한다.
이어서, 제 5 절연막 (50) 을 막형성한다. 이 제 5 절연막 (50) 은 메모리 셀 어레이 영역 (1) 및 논리 회로 영역 (2) 에 걸쳐 형성한다. 즉, 제 5 절연막 (50) 은 강유전체 커패시터 구조체 (40) 를 덮도록 형성한다. 제 5 절연막 (50) 은 예를 들어, TEOS 를 재료로 하여 형성되는 규소산화막이다. 이 제 5 절연막 (50) 은 종래 공지된 플라즈마 CVD 법에 의해 형성하면 된다.
계속해서, 도 4(c) 에 나타내는 바와 같이, 제 5 절연막 (50) 의 표면 (50a), 즉 메모리 셀 어레이 영역 (1) 및 논리 회로 영역 (2) 에는 통상적인 방법에 따라서 컨택트 홀을 형성한다. 메모리 셀 어레이 영역 (1) 에는 강유전체 커패시터 구조체 (40) 에 이르는, 커패시터 컨택트 홀 (62a) 및 메모리 셀 소자 (10) 에 접속되어 있는 플러그 (63) 의 정상면 (63a) 에 이르는 (노출시킨다) 제 2 메모리 셀 컨택트 홀 (61b) 을 개구하여 형성한다. 논리 회로 영역 (2) 의 제 5 절연막 (50) 의 표면 (50a) 에는 논리 회로 소자 (20) 와 접속되어 있는 플러그 (63) 의 정상면 (63a) 에 이르는 제 2 논리 회로 컨택트 홀 (66b) 을 형성한다.
이들 컨택트 홀의 형성 공정은 종래 공지된 포토리소그래피 공정 및 에칭 공정에 의해, 통상적인 방법에 따라서 행할 수 있다. 또한, 컨택트 홀의 형성 공정 종료 후, 이른바 회복 어닐링 공정이 행해진다. 즉, 산소 (O2) 분위기 하, 600℃∼750℃ 에서 0.5시간∼1시간의 가열 처리가 행해진다. 이 공정에 의해, 플라즈마 데미지에 의해 열화된 강유전체층 (44) 의 전기적 특성이 회복된다.
다음으로, 이들 컨택트 홀 내에 배리어 메탈 (67) 을 형성한다. 이 배리어 메탈 (67) 은 후술하는 배선층 (70) 의 패터닝 공정에 의해 동시에 패터닝되는데, 이 시점에서는 노출면 전체면에 형성한다. 구체적으로는 막두께 150nm 정도의 질화티탄 (TiN) 막으로서 막형성한다. 배리어 메탈 (67) 은 예를 들어, 타겟으로서 티탄 (Ti), 프로세스 가스로서 질소 (N2) 가스를 사용하는 종래 공지된 스퍼터링 공정에 의해 형성할 수 있다. 또한, 배리어 메탈 (67) 은 질화탄탈 (TaN) 막으로 할 수도 있다. 이 경우에는 타겟으로서 탄탈을 사용하여, 아르곤/질소 혼합 가스를 사용하는 종래 공지된 스퍼터링 공정에 의해 형성하면 된다. 질화탄탈막은 질화티탄막과 비교하여, 상부 전극 (46) 의 재료로서 백금 및 배선층 (70) 의 재료로서 알루미늄 합금을 사용한 경우에, 후공정인 열처리 공정에 있어서, 이들이 서로 반응하는 현상을 보다 효과적으로 방지할 수 있다.
이어서, 배리어 메탈 (67) 에 의해 덮여진 컨택트 홀을 매립하여, 배리어 메탈 (67) 상에, 배선층 (70) 을 형성한다.
구체적으로는 이미 설명한 알루미늄 합금 등을 사용하여, 배리어 메탈 (67) 상에, 통상적인 방법에 따라서 도체막 (배선층 (70) 에 상당. 도시하지 않음) 을 형성한다. 이어서, 이 도체막 상에 예를 들어, 질화티탄막으로 이루어지는 반사 방지막 (71) 을 적층한다.
이 배선층 (70) 이 되는 도체막의 막형성은, 타겟으로서 알루미늄 합금을 사용하고, 프로세스 가스로서 아르곤 가스를 사용하는 통상적인 방법에 따르는 스퍼터링 공정에 의해 형성하면 된다.
반사 방지막 (71) 은 배리어 메탈 (67) 과 마찬가지로, 예를 들어, 타겟으로서 티탄 (Ti), 프로세스 가스로서 질소 (N2) 가스를 사용하는 종래 공지된 스퍼터링 공정에 의해 형성하면 된다.
이어서, 도 4(c) 에 나타내는 바와 같이, 반사 방지막, 도체막 및 배리어 메탈 (67) 을 종래 공지된 포토리소그래피 공정 및 에칭 공정에 의해 패터닝하여 배선층 (70) 을 형성한다.
전술한 바와 같이 배선층 (70) 은 제 1 배선부 (72) 및 제 2 배선부 (74) 를 포함하고 있다.
제 1 배선부 (72) 는 제 5 절연막 (50) 의 표면 (50a) 으로서, 메모리 셀 어레이 영역 (1) 내에 있는 제 1 부분 표면 영역 (50aa) 상에 연재시켜 형성한다. 제 1 배선부 (72) 는 메모리 셀 어레이 영역의 플러그 (63) 또는 강유전체 커패시터 구조체 (40) 에 전기적으로 접속하여 형성한다.
또한, 제 2 배선부 (74) 는 제 5 절연막 (50) 의 표면 (50a) 의 논리 회로 영역 (2) 내인 제 2 부분 표면 영역 (50ab) 에 연재시켜 형성한다. 제 2 배선부 (74) 는 논리 회로 영역 (2) 의 플러그 (63) 에 전기적으로 접속하여 형성한다. 또, 이들 제 1 및 제 2 배선부 (72 및 74) 는 배선층 (70) 내에서는 서로 전기적으로 접속되는 경우는 없지만, 제 5 절연막 (50) 상의 동일 평면 상, 즉, 표면 (50a) 상에 동시에 형성한다.
이 배선층 (70) 의 형성 공정에 의해서도 강유전체층 (44) 의 전기적 특성의 열화가 우려되기 때문에, 계속해서, 산소 분위기 하, 400℃, 30분간의 가열 처리를 행한다.
다음으로, 도 5(a) 에 나타내는 바와 같이, 원자층 막형성법에 의해, 5nm∼50nm 의 막두께를 갖는 산화알루미늄의 박막인 배리어막 (90) 을 막형성한다. 배리어막 (90) 은 반도체 웨이퍼 (11) 상의 전체면, 즉, 메모리 셀 어레이 영역 (1) 및 논리 회로 영역 (2) 상에 걸쳐, 배선층 (70) 을 덮어 형성한다.
여기서, 원자층 막형성법의 상세에 관하여 설명한다.
본 발명의 배리어막 (90) 인 산화알루미늄막의 형성에는 프로세스 중에, 강유전체층 (44) 이 수소 또는 수분에 의해 열화되어 버리는 것을 방지하기 위해서, 오존 (O3) 을 사용하는 원자층 막형성법이 적용된다.
원자 막형성법은 단원자층을 1층씩, 원하는 막두께에 도달할 때까지 적층하는 막형성 방법이다. 따라서, 원자 막형성법에 의한 배리어막 (90) 의 형성 공 정은 복수의 서브 단계로 이루어지는 단원자층의 막형성 단계를, 원하는 막두께에 도달할 때까지 복수회 반복하는 형성 공정이다.
이 막형성 단계는 구체적으로는 진공 챔버를 사용하고, 기판 온도를 200℃∼400℃ 정도의 범위로 설정하여, 0.133Pa (파스칼) (1×10-3torr) 정도로 챔버 내를 진공으로 만들면서, (1) 질소 캐리어 유량을 100∼700sccm 로 하고, 도입 시간을 50∼500ms (밀리초) 로 하고, 트리에틸알루미늄 가스가 충전되어 있는 봄베 (Bombe) 용기의 온도를 30℃ 로 하여, 트리에틸암모늄 가스를 챔버 내로 도입하는 서브 단계와, (2) 유량을 200∼1400sccm 으로 하여 질소 가스를 챔버 내로 도입하는 서브 단계와, (3) 질소 캐리어 유량을 100∼700sccm 으로 하고, 도입 시간을 50∼500ms 로 하여, 산소 농도에 대한 농도가 10%∼25% 의 범위인 오존 가스를 챔버 내로 도입하는 서브 단계와, (4) 유량을 200∼1400sccm 로 하여 질소 가스를 챔버 내로 도입하는 서브 단계를 포함하고 있다.
막질의 향상이라는 관점에서 생각하면, 막형성 공정 중의 반도체 기판, 즉 배선층 (70) 의 형성 공정까지가 종료된 제조 도중의 반도체 기판의 온도를, 바람직하게는 예를 들어, 350℃ 정도까지 상승시키면, 보다 양호한 막질의 산화알루미늄막이 얻어지는 것으로 생각된다.
이 막형성 단계에 있어서, 트리에틸알루미늄 가스, 오존 가스의 도입은, 산화알루미늄막이 형성되는 배선층 (70) 및 제 5 절연막 (50) 의 노출면에 대한 트리에틸알루미늄 및 오존의 흡착이 충분히 포화되는 조건으로 된다.
배리어막 (90) 으로서 원하는 막두께를 얻기 위해서는 이 단계를 복수회 반복함으로써, 단원자층을 복수층 적층하면 된다.
또, 도 3 을 참조하여 설명한 제 2 실시형태의 강유전체 메모리 장치를 제조하는 경우라도 동일한 단계를 복수회 반복함으로써 막형성하면서, 홈부 (52) 를 매립하여 매립부 (92) 를 형성하면 된다.
본 발명의 요지가 아니므로 상세한 설명은 생략하겠지만, 이 배선층 (70) 을 제 1 배선층으로 하여, 배선층 (70) 보다 상측에, 예를 들어, 배리어막 (90) 을 관통하는 비아를 형성하고, 나아가 배선층 (70) 과 전기적으로 접속되는 제 2, 제 3 배선층을 형성하여 다층 배선 구조로 한다.
그런 후, 도 5(b) 에 나타내는 바와 같이, 스크라이브 라인 (L1) 을 따라, 종래 공지된 다이싱 장치를 사용하여 다이싱함으로써 개편화한다.
이렇게 하여, 이른바 (반도체) 칩의 형태를 갖고, 각각 동일한 구조를 갖는 복수개의 강유전체 메모리 장치 (100) 를 1장의 웨이퍼 (11) 로부터 제조할 수 있다.
(실시예)
여기서, 도 2 를 참조하여 설명한 ALD 법에 의해 막형성된 산화알루미늄막의 구체적인 막형성 조건을 일 실시예로서 설명한다.
우선, 반도체 기판의 온도를 300℃ 로 하고, 챔버 내를 진공으로 만들었다. (1) 질소 캐리어 유량을 250sccm 으로 하고, 도입 시간을 125ms 로 하고, 트리에틸알루미늄 가스가 충전되어 있는 봄베 용기의 온도를 30℃ 로 하여, 트리에틸알루미 늄 가스를 챔버 내로 도입하였다. (2) 유량을 1200sccm 으로 하고, 도입 시간을 125ms 로 하여 질소 가스를 챔버 내로 도입하였다. (3) 질소 캐리어 유량을 600sccm 으로 하고, 도입 시간을 250ms 로 하고, 산소 농도에 대한 농도가 20% 의 범위인 오존 가스를 챔버 내로 도입하였다. (4) 유량을 1200sccm 으로 하고, 질소 가스를 챔버 내로 도입하였다.
이상의 (1)∼(4) 의 서브 단계를 포함하는 단계를, 50nm 의 막두께에 도달할 때까지 반복함으로써, 도 2 를 참조하여 설명한, 막두께 50nm 의 산화알루미늄막을 얻었다.
(수소 및 수분 확산 억제 효과의 평가)
여기서, 도 6 을 참조하여, 상기 기술한 실시예와 동일한 막형성 공정에 의해 얻어진 산화알루미늄막의 수소 및 수분 확산 억제 효과에 관하여 설명한다.
도 6 은 ALD 법에 의해 형성된 산화알루미늄막의 수소 (도 6a) 및 수분 (도 6b) 의 확산 방지 효과를 각각 승온 탈리 가스 분석법 (TDS 법)에 의해 평가한 결과를 나타내는 그래프이다.
평가 샘플로서, 규소 기판 상에, 600nm 의 막두께로 TEOS 를 재료로 하는 규소산화막을 막형성하고, 이 규소산화막 상에, 50nm 의 막두께로 산화알루미늄막을 막형성한 구조체를 사용하였다 (도시하지 않음.). 또, 대조로서, 규소산화막 상에 산화알루미늄막을 갖지 않는 구조체를 사용하였다 (도시하지 않음.).
실선으로 나타내는 그래프 a 는 산화알루미늄막을 막형성한 구조체의 분석 결과를 나타내고, 점선으로 나타내는 그래프 b 는 산화알루미늄막을 갖지 않는 구 조체의 분석 결과를 나타내고 있다.
그래프의 가로축은 온도 (℃) 를 나타내고, 세로축은 대수 임의 단위 (a, u) 의 강도를 나타내고 있다.
도 6(a) 를 통해, 산화알루미늄막을 갖지 않는 구성 (그래프 b) 에서는 약 250℃ 이상의 온도에서 강도가 증가하고 있는, 즉 규소산화막으로부터의 수소의 방출이 검출되고 있음을 분명히 알 수 있다. 한편, 산화알루미늄막을 갖는 구성 (그래프 a) 에서는 약 700℃ 정도까지 수소의 방출이 억제되어 있다.
또한, 도 6(b) 를 통해 알 수 있는 바와 같이, 500℃ 정도까지는 산화알루미늄막을 갖지 않은 구성 (그래프 b) 보다 산화알루미늄막을 갖는 구성 (그래프 a) 은 규소산화막으로부터의 수분의 방출을 억제하고 있다.
본 발명의 강유전체 메모리의 제조 공정에서는 배리어막 (산화알루미늄막) 의 형성 공정 종료 후에는 400℃ 를 초과하는 가열 처리가 행해지는 경우는 거의 없다고 생각된다. 따라서, ALD 법에 의해 형성된 양호한 막질을 갖는 배리어막은 50nm 정도의 막두께로 필요충분한 수소 및 수분의 확산 방지 효과를 갖고 있다고 할 수 있다.
(제 2 실시형태의 강유전체 메모리 장치의 제조 방법)
다음으로, 도 7 을 참조하여, 제 2 실시형태의 강유전체 메모리 장치 (100) 의 제조 방법예에 관해서 설명한다.
또, 이 예의 제조 방법은 도 3 을 참조하여 이미 설명한 홈부 (52) 의 형성 공정 및 이 홈부 (52) 를 매립하는 매립부 (92) 의 형성 공정 (배리어막 (90) 의 막형성 공정) 에만 특징을 갖고 있다. 따라서, 제 1 실시형태와 동일한 공정에 관해서는 그 상세한 설명을 생략한다.
도 7(a) 및 도 7(b) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를, 도 3(a) 의 A-A' 로 나타낸 일점쇄선과 같은 위치에서 절단한 절단면을 나타내는 개략적인 제조 공정의 설명도이다.
도 4(c) 를 참조하여 설명한 배선층 (70) 의 형성 공정까지를 동일하게 하여 행한다.
계속해서, 도 7(a) 에 나타내는 바와 같이, 제 5 절연막 (50) 에, 이미 설명한 폐환상의 홈부 (52) 를 형성한다.
홈부 (52) 는 스크라이브 라인 (L1) 에 의해 구획되는 칩 영역 내, 즉 스크라이브 라인 (L1) 보다 내측을, 스크라이브 라인 (L1) 을 따라 둘러싸는 형상으로서 형성한다.
구체적으로는, 종래 공지된 포토리소그래피 공정 및 에칭 공정에 의해 통상적인 방법에 따라서 형성하면 된다.
홈부 (52) 의 형성 후, 이미 설명한 강유전체층 (44) 의 전기적 특성의 열화를 회복시키기 위한 산소 분위기 하, 400℃ 에서 30분간의 가열 처리를 행하면 된다.
이어서, 도 7(b) 에 나타내는 바와 같이, 배리어막 (90) 을 ALD 법에 의해 막형성한다. 이 공정에 의해, 배리어막 (90) 의 일부분이 홈부 (52) 를 매립하여 매립부 (92) 를 형성한다.
본 발명의 강유전체 메모리 장치 (100) 의 제조 방법에 의하면, 배리어막의 형성 공정을 ALD 법에 의해 행하므로, 이른바 차지업을 방지하면서 직접적으로 배리어막으로 배선층을 덮을 수 있다. 따라서, 게이트 절연막의 파괴를 방지하기 위해서 필수적이었던 라이너 산화막의 형성 공정 및 종래 필요로 되었던 조건에서의 어닐링 공정은 필요 없어진다. 따라서, 라이너 산화막의 형성에 따르는 강유전체 메모리 셀 어레이의 초기 특성의 열화가 없는 강유전체 메모리 장치 (100) 를, 보다 간단한 공정으로 제공할 수 있다.
또한, ALD 법에 의해 형성된 배리어막은 종래의 예를 들어, 스퍼터법에 의해 형성된 막과 비교하여 막밀도를 보다 높이고, 또한 단차 피복성을 보다 양호하게 할 수 있으므로, 막두께가 보다 얇은 막으로서 막형성할 수 있다. 따라서, 예를 들어, 보다 다층의 배선 구조를 형성하는 경우라도 장치의 전기적 특성을 보다 양호한 것으로 할 수 있다.
또, 안테나비를 고려할 필요가 없어지므로, 배선 레이아웃 설계의 자유도가 향상된다. 즉, 배선 설계를 최적화할 수 있으므로, 배선에 이러한 전기적 특성이 보다 향상된 강유전체 메모리 장치를 제공할 수 있다.
결과적으로, 제조되는 강유전체 메모리 장치의 수율이 향상된다.
본 발명의 강유전체 메모리 장치의 제조 방법에 의하면, 배리어막의 형성 공정을 ALD 법에 의해 행하므로, 직접적으로 배선층을 덮을 수 있다. 즉, 이른바 차지업을 야기할 우려가 없다. 따라서, 종래의 제조 공정에서 문제가 되고 있 었던, 논리 회로 영역의, 특히 게이트 절연막의 파괴가 일어나지 않는다. 따라서, 게이트 절연막의 파괴를 방지하기 위해서 필수적이었던 라이너 산화막의 형성 공정 및 종래 필요로 되었던 조건에서의 어닐링 공정은 필요 없어진다. 따라서, 라이너 산화막의 형성에 수반되는 강유전체 메모리 셀 어레이의 초기 특성의 열화가 없는 강유전체 메모리 장치를, 보다 간이한 공정으로 제공할 수 있다.
결과적으로, 제조되는 강유전체 메모리 장치의 수율이 향상된다. 또한, 안테나비 (게이트 전극에 접속되어 있는 배선의 표면적을 게이트 면적으로 나눈 값) 를 고려할 필요가 없어지므로, 배선 레이아웃 설계의 자유도가 향상된다. 즉, 배선 설계를 최적화할 수 있으므로, 배선에 가해지는 전기적 특성이 보다 향상된 강유전체 메모리 장치를 제공할 수 있다.
본 발명의 강유전체 메모리 장치의 구성에 의하면, 메모리 셀 어레이 영역 및 주변 회로 영역에, 라이너 산화막이 형성되어 있지 않기 때문에, 이러한 라이너 산화막으로부터 확산되는 수분 또는 수소에 의해, 강유전체층이 경시적으로 열화될 우려가 없어진다.
또한, 본 발명의 배리어막은 이른바 ALD 법에 의해 형성된다. 이 배리어막은 특히 높은 막밀도 (g/㎤) 를 갖고, 또한 우수한 단차 피복성을 갖고 있다. 그래서, 이 배리어막은 수소 또는 물의 강유전체층으로의 도달을 보다 효과적으로 방지할 수 있다. 따라서, 배리어막은 양호한 막질을 구비하고 있어 강유전체층을 보다 효과적으로 보호할 수 있다.
따라서, 사용에 의한 전기적 특성의 경시적인 열화가 적고, 고성능의 강유전 체 메모리 셀 어레이를 구비하는 강유전체 메모리 장치를 제공할 수 있다.
또한, 배리어막의 가장자리 단부를, 배선층을 폐환상으로 둘러싸는 홈부에 매립하는 구성으로 하면, 제조 공정에 있어서, 상면측으로부터 침입하는 수소 또는 물뿐만 아니라, 강유전체 메모리 장치를 칩으로 하였을 때의 측면부 방향으로부터의 침입도 방지할 수 있다. 따라서, 보다 효과적으로 강유전체층을 보호할 수 있다.

Claims (9)

  1. 삭제
  2. 복수의 메모리 셀 소자가 형성되는 메모리 셀 어레이 영역, 및 복수의 논리 회로 소자가 형성되는 논리 회로 영역을 포함하는 복수의 칩 영역을 갖는 반도체 기판을 준비하는 공정,
    상기 메모리 셀 어레이 영역 및 상기 논리 회로 영역을 포함하는 상기 복수의 칩 영역을 갖는 상기 반도체 기판 상에 하측 절연막을 형성하는 공정,
    상기 메모리 셀 어레이 영역 및 상기 논리 회로 영역의 상기 하측 절연막에, 상기 기판에 이르는 복수의 컨택트 홀을 형성하는 공정,
    상기 컨택트 홀을 통해, 상기 메모리 셀 소자 및 상기 논리 회로 소자를 형성하는 공정,
    상기 하측 절연막의 상측인 상기 메모리 셀 어레이 영역 내에, 하부 전극, 강유전체층 및 상부 전극이 차례로 적층되어 이루어지는 강유전체 커패시터 구조체를 형성하는 공정,
    상기 하측 절연막 및 상기 강유전체 커패시터 구조체를 덮는 상측 절연막을 형성하는 공정,
    상기 상측 절연막의 복수의 상기 칩 영역의 가장자리 단부보다 내측에, 상기 칩 영역 각각을 둘러싸는 복수의 폐환상 (閉環狀) 의 홈부를 형성하는 공정,
    상기 상측 절연막 상에 연재하여, 상기 강유전체 커패시터 구조체, 상기 메모리 셀 소자 및 상기 논리 회로 소자에 전기적으로 접속되는 배선층을 형성하는 공정, 및
    상기 배선층 및 상기 상측 절연막을 덮고, 또한 폐환상의 상기 홈부를 매립하는 5∼50nm 의 막두께를 갖는 산화알루미늄막인 배리어막을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 배리어막을 형성하는 공정은 원자층 막형성법에 의해 산화알루미늄막을 형성하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 배리어막을 형성하는 공정은 상기 반도체 기판의 온도를 200℃∼400℃ 로 하고, 챔버 내를 진공으로 만들면서,
    (1) 질소 캐리어 유량을 100∼700sccm 으로 하고, 도입 시간을 50∼500ms 로 하고, 트리에틸알루미늄 가스가 충전되어 있는 봄베 (Bombe) 용기의 온도를 30℃ 로 하여, 상기 트리에틸알루미늄 가스를 챔버 내로 도입하는 서브 단계,
    (2) 유량을 200∼1400sccm 으로 하고, 질소 가스를 챔버 내로 도입하는 서브 단계,
    (3) 질소 캐리어 유량을 100∼700sccm 으로 하고, 도입 시간을 50∼500ms 로 하고, 산소 농도에 대한 농도가 10%∼25% 의 범위인 오존 가스를 챔버 내로 도입하는 서브 단계, 및
    (4) 유량을 200∼1400sccm 으로 하고, 질소 가스를 챔버 내로 도입하는 서브 단계를 포함하는 단계를, 5∼50nm 의 막두께에 도달할 때까지 복수회 반복하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 배리어막을 형성하는 공정은 상기 반도체 기판의 온도를 300℃∼350℃ 로 하고, 챔버 내를 진공으로 만들면서,
    (1) 질소 캐리어 유량을 250sccm 으로 하고, 도입 시간을 125ms 로 하고, 트리에틸알루미늄 가스가 충전되어 있는 봄베 용기의 온도를 30℃ 로 하여, 상기 트 리에틸알루미늄 가스를 챔버 내로 도입하는 서브 단계,
    (2) 유량을 1200sccm 으로 하고, 도입 시간을 125ms 로 하여 질소 가스를 챔버 내로 도입하는 서브 단계,
    (3) 질소 캐리어 유량을 600sccm 으로 하고, 도입 시간을 250ms 로 하고, 산소 농도에 대한 농도가 20% 의 범위인 오존 가스를 챔버 내로 도입하는 서브 단계, 및
    (4) 유량을 1200sccm 으로 하고, 질소 가스를 챔버 내로 도입하는 서브 단계를 포함하는 단계를, 5∼50nm 의 막두께에 도달할 때까지 복수회 반복하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 복수의 메모리 셀 소자가 형성되어 있는 메모리 셀 어레이 영역, 및 복수의 논리 회로 소자가 형성되어 있는 논리 회로 영역을 포함하는 반도체 기판,
    상기 반도체 기판 상의 상기 메모리 셀 어레이 영역 및 상기 논리 회로 영역에 형성되어 있는 하측 절연막,
    상기 하측 절연막의 상측에 형성되어 있는 하측 수소 배리어막,
    상기 하측 수소 배리어막의 상측의 상기 메모리 셀 어레이 영역 내에 형성되어 있고, 하부 전극, 강유전체층 및 상부 전극이 차례로 적층되어 이루어지는 강유전체 커패시터 구조체,
    상기 하측 절연막 및 상기 강유전체 커패시터 구조체를 덮고, 상기 메모리 셀 어레이 영역 및 상기 논리 회로 영역에 형성되어 있고, 스크라이브 라인보다 내측을 상기 스크라이브 라인을 따라 둘러싸는 폐환상의 홈부를 갖는 상측 절연막,
    상기 상측 절연막 상에 연재하여, 상기 상측 절연막의 표면으로부터 상기 강유전체 커패시터 구조체에 이르는 컨택트 홀 내를 매립하는 배선층, 및
    상기 배선층 및 상기 상측 절연막을 덮고, 또한 폐환상의 상기 홈부를 매립하여 형성되어 있는, 5∼50nm 의 막두께를 갖는 산화알루미늄막인 상측 수소 배리어막을 구비하고 있는 것을 특징으로 하는 강유전체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 상측 수소 배리어막 및 상기 하측 수소 배리어막은 원자층 막형성법에 의해 형성되는 산화알루미늄막인 것을 특징으로 하는 강유전체 메모리 장치.
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