KR950009853B1 - 양방향성 그로발 비트라인을 갖는 디램 - Google Patents

양방향성 그로발 비트라인을 갖는 디램 Download PDF

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Abstract

내용 없음.

Description

양방향성 그로발 비트라인을 갖는 디램
제1도는 종래 양방향성 그로발 비트라인을 갖는 디램의 구조도.
제2도는 종래 양방향성 그로발 비트라인을 갖는 디램의 제어신호 파형도.
제3도는 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램의 구조도.
제4도는 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램의 제어신호 파형도.
제5도 내지 제7도는 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램의 다른 실시예를 도시한 구조도.
* 도면의 주요부분에 대한 부호의 설명
1~4,1′~4′ : 로컬 비트라인 5~8 : 그로발 비트라인
10,11 : 제1 및 제2로우디코더
0,21,30′,21′ : 제1 내지 제4스위칭부
40,41 : 제1 및 제2프리차지회로 50,51 : 제1 및 제2센스증폭기
60 : 컬럼디코더 70 : 셀 어레이
FET1~FET10 : 제1 내지 제10트랜지스터
WL1~WLm, WLa~WLm : 워드라인
본 발명은 오픈 비트라인 디램의 구조에 관한 것으로서, 특히 양방향성의 그로발 비트라인과 센스증폭기를 사용하는데 있어서, 그로발 비트라인과 로컬 비트라인간의 정전용량을 현저히 감소시킬 수 있도록 한 양방향성 그로발 비트라인을 갖는 디램에 관한 것이다.
제1도는 종래 양방향성 그로발 비트라인을 갖는 디램의 구조도로서, 다수의 셀 블럭의 다수셀에 한쌍의 로컬 비트라인(1~4)이 연결되고, 상기 셀 블럭에 연결된 로컬 비트라인(1~4)의 끝부분마다 프리차지회로(40)(41)가 연결되어 있으며, 상기 로컬 비트라인(1~4) 2개당 좌, 우측에 양방향성의 그로발 비트라인(5~8)이 각각 배치된다. 그리고 상기 셀 블럭에 연결된 로컬 비트라인(1~4)의 시작부분(프피차지 회로와 반대편)에는 로컬 비트라인(1~4)과 그로발 비트라인(5~8)을 연결시켜 주는 제1 및 제2스위칭부(30)(21)가 배치되어 있으며, 상기 제2스위칭부(21)인 제3트랜지스터(FET3)의 일측에는 우측 하단의 그로발 비트라인(8)에 연결되며, 제4트랜지스터(FET4) 일측은 우측 하단의 그로발 비트라인(6)에 연결되고, 제1스위칭부(30)인 제5트랜지스터(FET5)의 일측에는 좌측 상단의 그로발 비트라인(7)이 연결되며, 제6트랜지스터(FET6)의 일측은 좌측 하단의 그로발 비트라인(5)에 연결되어 있다.
또한 상기 좌측의 그로발 비트라인(5)(7) 및 우측의 그로발 비트라인(6)(8) 끼리 서로 분리시키는 블럭선택 스위칭부(20)가 제1 및 제2스위칭부(30)(21) 사이에 배치되어 있고, 각 그로발 비트라인(5~8) 일측에는 센스증폭기(50)(51)가 연결된다.
상기와 같이 이루어지는 종래 디램은 제2도의 타이밍도와 함께 설명하면, 먼저 제2a도와 같은 외부의 로우 어드레스 스트로브(/RAS) 신호가 Vss 레벨로 떨어지면 로우 어드레스가 로우디코더(10)(11) 내부에 래치되고 b도와 같은 이퀄라이즈 신호(EQ)가 로우 어드레스보다 약간 지연되어 Vss로 떨어진다.
따라서 제1 및 제2프리차지회로(40)(41)는 이퀄라이징이 중지되고, 이퀄라이즈 전압(VBL)으로 부터 분리된다.
이때, 로우 어드레스에 의하여 c도와 같이 선택된 셀 블럭선택신호(/IK)가 Vss 레벨로 떨어지면 제1도의 블럭선택 스위칭부(20)의 제1 제2트랜지스터(FET1)(FET2)가 오프상태로 되어 그로발 비트라인(5~8)이 상단과 하단으로 둘로 분리(5, 7)(6, 8)되고, 역시 로우 어드레스의 영향을 받는 d도와 같은 셀 블럭선택신호(IK(/IK와 반대극성인))가 “하이”레벨로되어 제1 및 제2스위칭부(30)(21)인 제3 내지 제6트랜지스터(FET3~FET6)는 턴온상태가 된다.
그 이후 로우디코더(10)(11)에 의해 로컬 비트라인(1~4)을 교차하는 워드라인(WL1~WLn)중 하나가 선택되면 선택된 워드라인은 “하이”레벨이 되며, 로컬 비트라인(1)에 연결된 선택된 셀의 정보는 제2스위칭부(21)인 제3트랜지스터(FET3)와 우측 상단의 그로발 비트라인(8)을 통해 제1센스증폭기(50)에 인가되고, 인접한 다른 로컬 비트라인(2)에 연결된 셀의 정보는 제2스위칭부(21)인 제4트랜지스터(FET4)와 우측 하단의 그로발 비트라인(6)을 통하여 제2센스증폭기(51)에 양방향으로 공급된다.
또한, 로컬 비트라인(3)에 연결된 선택된 셀의 정보는 제1스위칭부(30)인 제5트랜지스터(FET5)와 좌측 상단의 그로발 비트라인(7)을 통해 제1센스증폭기(50)에 인가되고, 인접한 다른 로컬 비트라인(4)에 연결된 셀의 정보는 제1스위칭부(30)인 제6트랜지스터(FET6)와 좌측 하단의 그로발 비트라인(5)을 통하여 제2센스증폭기(51)에 양방향으로 공급된다.
상기와 같은 종래의 디램에 있어서는 로컬 비트라인과 그로발 비트라인의 분리상태를 블럭선택 스위칭부에 의해 제어됨에 따라 로컬 및 그로발 비트라인간의 정전용량이 증가되어 디램의 전체 동작속도가 지연되는 현상이 발생하게 됨으로써 신뢰성이 저하되는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 로컬 비트라인과 그로발 비트라인을 분리시키는 종래의 블럭선택 스위칭부를 제거하고, 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부는 존재하되, 센스증폭기는 2개의 셀 블럭 사이마다 배치함과 동시에, 로컬 비트라인을 기준으로 제1 및 제2스위칭부의 반대위치에 배치하여 칼럼 디코더에 의해 센스증폭기를 동작시켜 셀의 정보를 그로발 비트라인을 통해 양방향으로 센스증폭기에 데이타를 전송 되도록 함으로써 로컬 및 그로발 비트라인간의 정전용량을 감소시켜 안정된 동작을 실행하고, 처리속도를 향상시켜 신뢰성을 높일 수 있는 양방향성 그로발 비트라인을 갖는 디램을 제공하는데 있다.
본 발명은 다수의 셀 어레이(70), 로우디코더(10), (11), 센스증폭기(50)(51), 상기 셀 어레이(70)의 셀에 연결된 로컬 비트라인(1~4), 상기 셀의 정보를 센스증폭기에 전송하는 그로발 비트라인(5~8), 상기 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부(30)(21)를 포함하는 양방향성 비트라인을 갖는 디램에 있어서, 상기 제1스위칭부(30)의 제5트랜지스터(FET5) 일측에는 좌측상단의 그로발 비트라인(7)이 연결되고, 제6트랜지스터(FET6)의 일측에는 좌측하단의 그로발 비트라인(5)이 연결되고, 상기 제2스위칭부(21)의 제3트랜지스터(FET3) 일측에는 우측 상단의 그로발 비트라인(8)이 연결되고, 제4트랜지스터(FET4) 일측에는 우측 하단의 그로발 비트라인(6)이 연결되고, 상기 제1 및 제2스위칭부(30)(21)는 동일한 블럭선택신호(IK)에 의해 제어되도록 한 것이다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제3도는 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램의 회로도로서, 제1 및 제2스위칭부(30)(21)와 그로발 비트라인(5~8), 그리고 로컬 비트라인(1~4)의 종래구조와 동일하게 이루어지며, 제1 및 제2센스증폭기(50)(51)는 각각의 2개의 셀 어레이(70) 사이마다 배치되고, 컬럼 디코더(60)에 의해 제어된다.
또한 상기 제1 및 제2스위칭(30)(31)의 제5, 제6트랜지스터(FET5)(FET6) 그리고 제3, 제4트랜지스터(FET3)(FET4)의 일측단에 프리차지회로(40)(41)가 연결되어 있으며 상기 제1 및 제2스위칭부(30)(21)는 임의의 블럭선택신호(IK)에 의해 동시에 제어되며, 상기와 같은 구조로 반복되어 디램을 구성하고 있다.
상기와 같은 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램은, 제4도의 타이밍도와 함께 설명하면, 먼저 제4a도와 같은 외부의 로우 어드레스 스트로브(/RAS) 신호가 Vss 레벨로 떨어지면 로우 어드레스가 로우디코더(10)(11) 내부에 래치되고 b도와 같은 이퀄라이즈 신호(EQ)가 로우 어드레스보다 약간 지연되어 Vss로 떨어진다.
이렇게 되면 제1 및 제2프리차지회로(40)(41)는 이퀄라이징이 중지되고, 이퀄라이즈 전압으로 부터 분리된다.
이때 로우 어드레스에 의하여 c도와 같은 셀 블럭선택신호(IK)가 “하이”레벨로되어 제1 및 제2스위칭부(30)(21)인 제3 내지 제6트랜지스터(FET3~FET6)는 모두 턴온 상태가 된다.
그 이후 로우디코더(10)(11)에 의해 로컬 비트라인(1~4)을 교차하는 워드라인(WL1~WLm)(WLa~WLm)중 하나가 선택되면 선택된 워드라인은 d도와 같이 “하이”레벨이 되며, 로컬 비트라인(1)에 연결된 선택된 셀의 정보는 제2스위칭부(21)인 제3트랜지스터(FET3)와 우측 상단의 그로발 비트라인(8)을 통해 제1센스증폭기(50)에 인가되고, 인접한 다른 로컬 비트라인(2)에 연결된 셀의 정보는 제2스위칭부(21)인 제4트랜지스터(FET4)와 우측 하단의 그로발 비트라인(6)을 통하여 제2센스증폭기(51)에 양방향으로 공급된다.
또한, 로컬 비트라인(3)에 연결된 선택된 셀의 정보는 제1스위칭부(30)인 제5트랜지스터(FET5)와 좌측 상단의 그로발 비트라인(7)을 통해 제1센스증폭기(50)에 인가되고, 인접한 다른 로컬 비트라인(4)에 연결된 셀의 정보는 제1스위칭부(30)인 제6트랜지스터(FET6)와 좌측 하단의 그로발 비트라인(5)을 통하여 제2센스증폭기(51)에 양방향으로 공급된다.
예를 들어 로우디코더(11)에 의해 제4d도와 같이 워드라인(WLa)이 선택 되었다고 가정하면, 로컬 비트라인(1)(2)과 제2스위칭부(21)를 통해 셀의 정보가 그로발 비트라인(6)(8)으로 전달되고, 다른 로우디코더(10)로 부터는 워드라인 블럭이 선택되지 않았으므로 본래 프리차지된 상태를 유지하게 되어 상하측의 그로발 비트라인의 한쌍(5, 6)(7, 8) 사이에 전압차가 발생함에 따라 각 제1, 제2센스증폭기(50)(51)의 인에이블 신호는 제4e도, f도와 같이 SN, SP가 각각 “하이” 또는 “로우”로 변하여 g도와 같이 그로발 비트라인(5~8)과 로컬 비트라인(1~4) 한쌍은 Vcc와 Vss로 벌어지게 되며, 이 후 컬럼 디코더(60)(61)에 의해 셀렉터 된 제1 또는 제2센스증폭기(50)(51)가 동작되어 입출력라인(I/O)으로 전송하게 된다.
따라서 하나의 선택된 워드라인에 연결된 셀의 정보는 그로발 비트라인을 통해 상하측에 배치되어 있는 센스증폭기에 양방향성으로 전송되고, 대응되는 다른 그로발 비트라인은 센스증폭기의 기준노드로 사용되는 것이다.
제5도는 본 발명에 따른 양방향성 그로발 비트라인을 갖는 디램의 다른 실시예로서 제1 및 제2스위칭부(30)(21), 제1 및 제2센스증폭기(50)(51), 프리차지회로(40)(41)의 배치구조는 전술한 실시예와 동일하나, 제1, 제2스위칭부(30)(21)와 그로발 비트라인(5~8)이 다르게 연결된다.
즉 제1스위칭부(30)의 제5트랜지스터(FET5) 일측단에는 좌측상단의 그로발 비트라인(7)이 연결되고, 제6트랜지스터(FET6) 일측은 우측하단의 그로발 비트라인(6)에 연결되며, 제2스위칭부(21)의 제3트랜지스터(FET3)에는 좌측하단의 그로발 비트라인(5)이 연결되고, 제4트랜지스터(FET4)의 일측단은 우측상단의 그로발 비트라인(8)에 연결되어 있으며, 상기 제1 및 제2스위칭부(30)(21)는 블럭선택신호(IK)에 의해 동시에 제어된다.
상기와 같은 다른 실시예의 양방향성 그로발 비트라인을 갖는 디램의 동작은 제3도의 일실시예와 동일하나 셀에 저장된 정보를 센스증폭기로 전송하는 경로가 다르며 효과는 동일하다.
즉 로우디코더(10)(11)에 의해 로컬 비트라인(1~4)을 교차하는 워드라인(WL1~WLn)(WLa~WLm)중 하나가 선택되면 선택된 워드라인은 “하이”레벨이 되며, 로컬 비트라인(1)에 연결된 선택된 셀의 정보는 제2스위칭부(21)인 제3트랜지스터(FET3)와 좌측하단의 그로발 비트라인(5)을 통해 제2센스증폭기(51)에 인가되고, 인접한 다른 로컬 비트라인(2)에 연결된 셀의 정보는 제2스위칭부(21)인 제4트랜지스터(FET4)와 우측 상단의 그로발 비트라인(8)을 통하여 제1센스증폭기(50)에 양방향으로 공급된다.
또한, 로컬 비트라인(3)에 연결된 선택된 셀의 정보는 제1스위칭부(30)인 제5트랜지스터(FET5)와 좌측상단의 그로발 비트라인(7)을 통해 제1센스증폭기(50)에 인가되고, 인접한 다른 로컬 비트라인(4)에 연결된 셀의 정보는 제1스위칭부(30)인 제6트랜지스터(FET6)와 우측하단의 그로발 비트라인(6)을 통하여 제1센스증폭기(51)에 양방향으로 공급되도록 한 것이다.
제6도는 본 발명에 따른 또다른 실시예로서, 제1 및 제2스위칭부(30)(21), 제1 및 제2센스증폭기(51), 그리고 로컬 비트라인(1~4), 그로발 비트라인(5~8)의 배치구조는 제3도에 도시된 일실시예와 같이 동일하나, 제1, 제2스위칭부(30)(21)의 제3 및 제5트랜지스터(FET3)(FET5)와 제4 및 제6트랜지스터(FET4)(FET6) 사이에 프리차지회로(40)(41)가 각각 연결되어 상기 프리차지회로(40)(41)가 차지하는 면적을 최소화 하여 칩 면적을 감소시킨 것이며 동작과정은 제3도에 도시된 일실시예와 동일하게 이루어진다.
제7도는 폴디드 비트라인 방식의 디램에 적용한 본 발명에 따른 또다른 실시예로서, 2쌍의 로컬 비트라인에 한쌍의 그로발 비트라인을 배치하여 그로발 비트라인의 갯수를 감소시켜 칩의 면적을 감소 시키도록 한 것으로서, 한쌍의 로컬 비트라인(3)(4), (1, 2)에 이웃한 다른 한 쌍의 로컬 비트라인(3′, 4′)(1′, 1′)에는 상기 제1 및 제2스위칭부(30)(21)와 동일한 제3 및 제4스위칭부(30′)(21′)가 연결되고, 상기 제1 및 제3 스위칭부(30)(30′)와 제2 및 제4스위칭부(21)(21′)의 트랜지스터가 서로 대응되어 직렬 접속되고, 상기 제1 및 제2스위칭부(30)(21)의 제3 내지 제6트랜지스터(FET3~FET6)에는 상측의 좌, 우 그로발 비트라인 (7)(8)이 각각 연결되고, 상기 제3 및 제4스위칭부(30′)(21′)의 제7 내지 제10트랜지스터(FET7~FET10) 일측에는 하측의 좌, 우 그로발 비트라인(5)(6)이 각각 연결되고, 상기 제1 및 제3스위칭부(30)(30′)와 제2 및 제4스위칭부(21)(21′)는 위상이 서로 반대의 블럭 선택 신호(IK, /IK)에 의해 제어된다.
상기와 같이 이루어진 본 발명의 폴디드 비트라인 방식의 디램에 적용한 또다른 실시예의 동작 과정은, 로우디코더(10)에 의해 두쌍의 로컬 비트라인(3)(4)(3′)(4′)을 교차하는 워드라인중 첫번째 워드라인(WL1)이 선택되면 선택된 워드라인은 “하이”레벨이 되며, 블럭선택신호 IK는 “하이”레벨이 되어 제1 및 제3스위칭부(30)(30′)의 제5 내지 제8트랜지스터(FET5~FET8)는 턴온 상태가 되는 반면 상기 블럭선택신호 IK와는 위상의 반대인/IK 신호의 “로우” 레벨에 의해 제2 및 제4스위칭부(21)(21′)의 제3, 제4 및 제9, 제10트랜지스터(FET3, FET4)(FET9, FET10)는 오프상태가 된다.
따라서 로컬 비트라인(3)에 연결된 선택된 셀의 정보는 제1스위칭부(30)은 제5트랜지스터(FET5)와 좌측상단의 그로발 비트라인(7)을 통해서 제1센스증폭기(50)로 인가되며, 또한, 다른 로컬 비트라인(3′)에 연결된 셀의 정보는 제3스위칭부(30)인 제7트랜지스터(FET7)와 좌측하단의 그로발 비트라인(5)을 통해 제2센스증폭기(51)로 전송된다.
상기와 같은 동작으로 두번째 워드라인(WL2)이 선택되어지면 로컬 비트라인(4)에 연결된 선택된 셀의 정보는 제6트랜지스터(FET6)와 우측상단의 그로발 비트라인(8)을 통해 제1센스증폭기(50)로 인가되며, 또한, 다른 로컬 비트라인(4′)에 연결된 셀의 정보는 제8트랜지스터(FET8)와 우측하단의 그로발 비트라인(6)을 통해 제2센스증폭기(51)로 전송된다.
한편, 로우디코더(11)에 의해 두 쌍의 로컬 비트라인(1)(2)(1′)(2′)을 교차하는 워드라인(WLa~WLn)중 첫번째 워드라인(WLa)이 선택되면 선택된 워드라인은 “하이”레벨이 되며, 블럭선택신호/IK는 “하이”레벨이 되어 제2 및 제4스위칭부(21)(21′)의 제3, 제4 및 제9, 제10트랜지스터(FET3, FET4)(FET9, FET10)는 턴온 상태가 되는 반면 상기 블럭선택신호/IK와는 위상이 반대인 IK 신호의 “로우”레벨에 의해 제1 및 제3스위칭부(30)(30′)는 오프 상태가 된다.
따라서 로컬 비트라인(1)에 연결되어 있는 선택된 셀의 정보는 제2스위칭부(21)인 제3트랜지스터(FET3)와 좌측상단의 그로발 비트라인(7)을 통해 제1센스증폭기(50)로 인가되며, 다른 로컬 비트라인(1′)에 연결된 셀의 정보는 제4스위칭부(21′)인 제9트랜지스터(FET9)와 좌측하단의 그로발 비트라인(5)을 통해 제2센스증폭기(51)로 전송된다.
상기와 같은 동작으로 두번째 워드라인(WLb)이 선택되어지면 로컬 비트라인(2)에 연결된 선택된 셀의 정보는 제4트랜지스터(FET4)와 우측상단의 그로발 비트라인(80)을 통해 제1센트증폭기(50)로 인가되며, 다른 로컬 비트라인(2′)에 연결된 셀의 정보는 제10트랜지스터(FET10)와 우측하단의 그로발 비트라인(6)을통해 제2센스증폭기(51)로 전송됨을 2쌍의 로컬 비트라인에 한 쌍의 그로발 비트라인을 배치하여 그로발 비트라인의 갯수를 감소시켜 칩의 면적을 감소 시킬 수 있는 것이다.
이상에서 상술한 바와 같이 본 발명은 로컬 비트라인과 그로발 비트라인을 분리시키는 블럭선택 스위칭부를 제거하고, 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부는 존재하되, 센스증폭기는 2개의 셀 블럭 사이마다 배치함과 동시에, 로컬 비트라인을 기준으로 제1 및 제2스위칭부의 반대위치에 배치하여 컬럼 디코더에 의해 센스증폭기를 동작시켜 셀의 정보를 그로발 비트라인을 통해 양방향으로 센스증폭기에 데이타를 전송되도록 함으로써 로컬 및 그로발 비트라인간의 정전용량을 감소시켜 안정된 동작을 실행하고, 처리속도는 향상시켜 신뢰성을 높일 수 있는 것이다.

Claims (4)

  1. 다수의 셀 어레이(70), 로우디코더(10)(11), 센스증폭기(50)(51), 상기 셀 어레이(70)의 셀에 연결된 로컬 비트라인(1~4), 상기 셀의 정보를 센스증폭기에 전송하는 그로발 비트라인(5~8), 상기 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부(30)(21)를 포함하는 양방향성 비트라인을 갖는 디램에 있어서, 상기 제1스위칭부(30)의 제5트랜지스터(FET5) 일측에는 좌측상단의 그로발 비트라인(7)이 연결되고, 제6트랜지스터(FET6) 일측에는 좌측하단의 그로발 비트라인(5)이 연결되고, 상기 제2스위칭부(21)의 제3트랜지스터(FET3) 일측에는 우측 상단의 그로발 비트라인(8)이 연결되고, 제4트랜지스터(FET4) 일측에는 우측 하단의 그로발 비트라인(6)이 연결되고, 상기 제1 및 제2스위칭부(30)(21)의 제5, 제6트랜지스터(FET5)(FET6) 및 제3, 제4트랜지스터(FET3)(FET4)의 일측단에 병렬로 프리차지회로(40)(41)가 연결되고, 상기 제1 및 제2스위칭부(30)(21)는 동일한 블럭선택신호(IK)에 의해 동시에 제어되도록 한 것을 특징으로 하는 양방향성 그로발 비트라인을 갖는 디램.
  2. 제1항에 있어서, 상기 제1, 제2스위칭부(30)(21)의 제3 및 제5트랜지스터(FET3)(FET5)와 제4 및 제6트랜지스터(FET4)(FET6) 사이에 프리차지회로(40)(41)를 연결하여 상기 프리차지회로(40)(41)가 차지하는 면적을 최소화시킨 것을 특징으로 하는 양방향성 그로발 비트라인을 갖는 디램.
  3. 다수의 셀 어레이(70), 로우디코더(10)(11), 센스증폭기(50)(51), 상기 셀 어레이(70)의 셀에 연결된 로컬 비트라인(1~4), 상기 셀의 정보를 센스증폭기에 전송하는 그로발 비트라인(5~8), 상기 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부(30)(21)를 포함하는 양방향성 비트라인을 갖는 디램에 있어서, 제1스위칭부(30)의 제5트랜지스터(FET5) 일측단에는 좌측상단의 그로발 비트라인(7)이 연결되고, 제6트랜지스터(FET6) 일측은 우측하단의 그로발 비트라인(6)이 연결되고, 제2스위칭부(21)의 제2트랜지스터(FET3)에는 좌측하단의 그로발 비트라인(5)이 연결되고, 제4트랜지스터(FET4)의 일측단은 우측상단의 그로발 비트라인(8)에 연결되도록 한 것을 특징으로 하는 양방향성 그로발 비트라인을 갖는 디램.
  4. 다수의 셀 어레이(70), 로우디코더(10)(11), 센스증폭기(50)(51), 상기 셀 어레이(70)의 셀에 연결된 로컬 비트라인(1~4), 상기 셀의 정보를 센스증폭기에 전송하는 그로발 비트라인(5~8), 상기 셀의 정보를 그로발 비트라인에 전송하는 제1 및 제2스위칭부(30)(21)를 포함하는 양방향성 비트라인을 갖는 디램에 있어서, 한 쌍의 로컬 비트라인(3)(4), (1)(2)에 이웃한 다른 한 쌍의 로컬 비트라인(3′, 4′)(1′, 2′)이 설치되어 상기 제1 및 제2스위칭부(30)(21)와 동일한 제3 및 제4스위칭부(30′)(21′)가 연결되고, 상기 제1 및 제3스위칭부(30)(30′)와 제2 및 제4스위칭부(21)(21′)의 트랜지스터가 서로 대응되고 직렬 접속되고, 상기 제1 및 제2스위칭부(30)(21)의 제3 내지 제6트랜지스터(FET3~FET6) 일측에는 상측의 좌, 우 그로발 비트라인(7)(8)이 각각 연결되고, 상기 제3 및 제4스위칭부(30′)(21′)의 제7 내지 제10트랜지스터(FET7~FET10) 일측에는 하측의 좌, 우 그로발 비트라인(5)(6)이 각각 연결되고, 상기 제1 및 제3스위칭부(30)(30′)와 제2 및 제4스위칭부(21)(21′)는 위상이 서로 반대의 블럭선택신호(IK, /IK)에 의해 제어 되도록 한 것을 특징으로 하는 양방향성 그로발 비트라인을 갖는 디램.
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