JPH09312100A

JPH09312100A - 半導体記憶装置

Info

Publication number: JPH09312100A
Application number: JP8126979A
Authority: JP
Inventors: Toru Naganami; 徹長南
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】半導体記憶装置において、ディスターブホー
ルドテストのテスト時間を短縮することを目的とする。【解決手段】通常動作時の４倍以上のワード線を離散
的かつ規則的に同時に選択する回路を有し、通常動作時
の４倍以上のワード線を離散的かつ規則的に同時に選択
するモードを設け、モードにエントリーしている期間は
冗長Ｘデコーダ及び冗長ワード線を非活性とし、モード
へのエントリーを汎用ＤＲＡＭではテストモードエント
リーサイクルで、シンクロナスＤＲＡＭではモードレジ
スタセットサイクルで行う。更に、前記モードに追加し
て、冗長Ｘデコーダ及び冗長ワード線をモードエントリ
ー状態中に活性とするモードを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
する。

【０００２】

【従来の技術】ダイナミックメモリはコンデンサーで構
成されたメモリセルにデータを書き込むためデータを保
持できる時間が限られ、それゆえにリフレッシュを必要
とする。各メモリセルの任意のリフレッシュから次のリ
フレッシュまでの間隔は、例えば６４ＭビットＤＲＡＭ
と、６４ＭビットＳＤＲＡＭ（シンクロナスＤＲＡＭ）
では６４ｍｓ以下と規定されており、したがってメモリ
デバイスには最悪の動作条件でも６４ｍｓ以上のデータ
ホールド時間が要求される。このデータホールド時間は
メモリデバイスのテスティングにおいてチェックされる
が、これはメモリセルに書き込まれるデータパターンや
データホールド中のデバイスの動作に影響されるため、
一般にはデバイスのデータホールドにとって最も過酷に
なると考えられる数種類のテスティングがなされる。こ
のうち本発明に関係するテスティング方法について説明
し、従来技術の問題点を述べる。このテスティング方法
は寄生ＭＯＳトランジスタを介したセルデータのリーク
によりセルデータをディスターブするため、以下ディス
ターブホールドテストと呼ぶことにする。

【０００３】図１１（ａ）〜（ｃ）はＣＯＢ（Cell Ove
r Bitline)型ＤＲＡＭメモリのセルアレイを示した図で
ある。図１１（ａ）において、ＷＬ１〜ＷＬ６はワード
線を示し、Ｂ１と（Ｂ１）’（Ｂ１の否定を表す。以
降、否定を（）’の形で表記する。）及びＢ２と（Ｂ
２）’はペアビット線を示し、ＢＣ１〜ＢＣ４はビット
コンタクトを示し、ＣＣ１〜ＣＣ４は容量コンタクトを
示し、また凸形に描かれているものは拡散層を示す。Ｃ
Ｃ１〜ＣＣ４は塗りつぶしと白抜きに別れているが、こ
れはその位置の容量ノードに蓄えられているセルデータ
の極性を示し、塗りつぶしをローレベル保持とし、白抜
きをハイレベル保持とする。図１１（ｂ）及び図１１
（ｃ）は図１１（ａ）をそれぞれＡ−Ａ’線と、Ａ−
Ａ”線で垂直方向に切ったときの断面図である。

【０００４】いま、ＣＣ４の位置にあるセルのハイレベ
ル保持に注目する。このデータ保持中にワード線ＷＬ３
が選択されると、ＣＣ１〜ＣＣ４間（図１１（ｂ））及
びＣＣ３〜ＣＣ４間（図１１（ｃ））はＷＬ３をゲート
とした寄生ＭＯＳトランジスタのフィールド酸化膜１１
１下のチャネルと見なすことができる。図中１１２はス
トレージノードを示し、１１３はセル対極を示してい
る。この寄生ＭＯＳトランジスタを介し、ＣＣ１とＣＣ
３のレベルが図１１（ｂ）及び図１１（ｃ）の矢印のよ
うにＣＣ４にリークすることをセルデータのリークと呼
ぶが、ＣＣ１とＣＣ３のレベルはＣＣ４のレベルと極性
が逆のローレベルであるので、この間のリークによりＣ
Ｃ４のセルデータすなわちハイレベルが損失する。つま
りワード線ＷＬ３を選択したことによりＣＣ４のセルデ
ータがディスターブされる。以上がディスターブホール
ドテストの概要である。ここでＣＣ２もＣＣ４と逆の極
性にしておけば、ＣＣ４は隣接した３つのセルＣＣ１
と、ＣＣ２と、ＣＣ３とから同時にディスターブを受け
セルデータのリークによるディスターブとしては最悪と
なるが、メモリセル全部がこの最悪の条件になるように
すると、図１２のようにメモリセルデータパターンは物
理的なチェッカーボードの模様になる。これがディスタ
ーブホールドテストのパターンの特徴である。図１２に
おいてはＷＬ１〜ＷＬ８はワード線であり、Ｂ１と（Ｂ
１）’及びＢ２と（Ｂ２）’はペアビット線であり、Ｘ
はビットコンタクトを、凸形は拡散層を、そしてＣ１〜
Ｃ１１は容量コンタクトの位置にセルデータの極性を示
しており、白抜きと、塗りつぶしとはハイあるいはロー
レベルを示している。

【０００５】さて、ディスターブホールドテストの問題
はテスト時間が長いことにある。通常のデータホールド
のテスティングは『オールセルデータライト→データホ
ールド→オールセルデータリード』のシーケンスで行わ
れ、それぞれにかかる時間は１６Ｍビット×４ＤＲＡ
Ｍ、１６Ｍビット×４ＳＤＲＡＭの場合、それぞれ３．
４ｓ−６４ｍｓ−３．４ｓの合計６．９ｓ程度である
（ただし、書き込みと、読み出しのサイクルを２００ｎ
ｓ、データホールド時間を６４ｍｓとした）。しかしデ
ィスターブホールドテストでは図１２でＣ２と、Ｃ４の
データホールドをテストするためにワード線ＷＬ３を６
４ｍｓの間選択し、次にＣ３と、Ｃ５のデータホールド
をテストするためにワード線ＷＬ４を６４ｍｓの間選択
し、これを繰り返しとなり、テストシーケンスは、『オ
ールセルデータライト→データホルド×リフレッシュサ
イクル数→オールセルデータリード』となり、６４Ｍビ
ットＤＲＡＭ４０９６リフレッシュ品ではそれぞれ３．
４ｓ→６４ｍｓ×４０９６（＝２６２ｓ）→３．４ｓで
合計２６８．８ｓにもなる。実際にはデータホルドと次
のデータホールドの間にリフレッシュを入れるのでテス
ト時間はさらに長い。ＤＲＡＭの大容量化によりリフレ
ッシュサイクル数は益々大きくなり、テスティング時間
はこれに比例して増大するため、ＤＲＡＭのテスティン
グにおいて大きな問題となる。

【０００６】さらに大容量化はデザインルールの縮小化
を意味し、寄生ＭＯＳトランジスタのチャネル長は短く
なるため、本ディスターブホールドテストによるセルデ
ータのディスターブは益々厳しいものとなり、本テスト
はＤＲＡＭのテスティングにおいて省けないものとなっ
ている。

【０００７】ディスターブホールドテストのテスト時間
を短縮するには、一度に選択されるワード線の本数を通
常よりも増やす回路及びモード（テストモード）を設け
る以外にその方法はない。この一度に選択されるワード
線本数を通常よりも増やす従来技術（昭６２−１８０５
９３発明者小石啓二氏（株）日本電気）を図８〜図１０
に示す。

【０００８】図８はＤＲＡＭのＸアドレス系回路を示
し、その回路はＡ₀〜Ａ_nのアドレスを受けるアドレス
入力回路８１と、Ｘアドレスラッチ回路８２と、ワード
線昇圧レベルへの下位アドレスデコーダ＆電源変換回路
８３と、Ｘプリデコーダ８４と、Ｘデコーダ８５と、冗
長Ｘデコーダ８６と、メモリセルアレイ８７及び冗長メ
モリセル８８とから構成されている。ここで、下位アド
レスデコーダ＆電源変換回路８３のブロックにモード信
号ＢＴが入力されることが、従来技術の特徴であり、こ
れ以外は通常のＤＲＡＭ及びＳＤＲＡＭのＸアドレス系
回路そのものである。

【０００９】図９に下位アドレスデコーダ＆電源変換回
路８３の構成を示す。すなわち入力信号Ｘ０Ｔ／Ｎと、
Ｘ１Ｔ／ＮとはＸアドレス下位のＸ０と、Ｘ１の選択信
号であり、ＴはＴｒｕｅ、ＮはＮｏｔを表し、ＴとＮは
相補関係にある。ＲＡＥは本回路を活性化する（ＲＡ
Ｓ）’に同期し、（ＲＡＳ）’を遅延させた信号であ
り、ＶＢＯＯＴはワード線昇圧レベルをもつチップ内部
電源である。本回路はラッチされたＸアドレス信号をデ
コード回路９１に入力し、モード信号ＢＴ及び活性化信
号ＲＡＥとの論理をとった信号を、昇圧電源ＶＢＯＯＴ
を電源とした電源変換及びバッファ回路９２に入力し、
出力ＲＡ０〜ＲＡ３を得る構成となっている。

【００１０】次に本回路の動作を説明する。まず通常時
モード信号ＢＴはローレベルであり、デコード回路９１
によりＸ０Ｔ／ＮとＸ１Ｔ／Ｎのうち一本が選択されハ
イレベルとなる。次に活性化信号ＲＡＥがハイレベルと
なることで４つある電源変換及びバッファ回路９２のう
ち１つにローレベルが入力される。さてＲＡＥと論理を
とっているＮＡＮＤゲートまでは外部電源ＶＤＤを電源
としているため本回路が無駄な貫通電流を流すことなく
昇圧レベルを出力するにはＶＤＤからＶＢＯＯＴへの電
源変換を実行し、さらにＲＡ０〜ＲＡ３の負荷に応じた
バッファリングをする必要があるが、これが図中の電源
変換＆バッファ回路９２である。これにより最終的にＲ
Ａ０〜ＲＡ３のうち一本のみが選択されワード線昇圧レ
ベルとなり、図１０のＸデコーダ１０１に入る。図１０
のＸデコーダ１０１はＲＡ０〜ＲＡ３と、Ｘプリデコー
ド信号Ｘ_iＮ／Ｔと、Ｘ_jＮ／Ｔと、Ｘ_mＮ／Ｔと、Ｘ
_nＮ／Ｔ及び節点Ａ、Ｂ、Ｃ、Ｄを（ＲＡＳ）’のプリ
チャージ期間中にプリチャージするための信号ＰＸを入
力とするセルフブート回路となっている。（ＲＡＳ）’
がアクティブになるとＰＸはハイレベルとなり、もしＸ
_m＝０で、Ｘ_n＝０であれば、Ｘ_iと、Ｘ_jの復号によ
りＡ〜Ｄのうち一節点のみがローレベルに引き抜かれ、
さらにＲＡ０〜ＲＡ３により、一本のワード線のみが選
択されワード線昇圧レベルとなる。

【００１１】次にモード信号ＢＴがハイレベルのとき
は、図９においてＲＡ０〜ＲＡ３のすべてが選択されワ
ード線昇圧レベルとなって、図１０のＸデコーダ１０１
に入り、隣接した４本のワード線が選択されてワード線
昇圧レベルとなる。このようにして従来例の回路では、
モード信号ＢＴをハイレベルにすることにより、通常の
４倍のワード線が選択される。

【００１２】従来例の回路はバーンイン試験時には通常
に比べ１／４の試験時間で済ますことができるという効
果があるが、ディスターブホールドテストにおいて２つ
の問題があり、実際にはディスターブホールドテストが
できない。

【００１３】以下、これを説明する。まず第一に、通常
のワード線が不良のため冗長ワード線が選択された場
合、冗長メモリセルすべてが選択されるとは限らないの
で、冗長メモリセルがディスターブホールドテストに必
要なチェッカーボードのパターンになっている可能性が
低い。したがって、冗長メモリセルがディスターブされ
る可能性が低い。さらに冗長でない通常の不良ワード線
が非選択となるため、このまわりにチェッカーボードの
パタンが書かれない。したがって、ディスターブされな
いメモリセルができてしまう。

【００１４】２つ目の問題は、隣接したワード線が選択
されることにある。これを前出図１２を用いて説明す
る。例えば、図１２のＣ２と、Ｃ４のセルホールドデー
タをディスターブすることを考える。ワード線ＷＬ３を
選択することにより、例えばＣ４はＣ３と、Ｃ７と、Ｃ
５とからディスターブを受けるが、このとき当然ＷＬ４
はＣ２と、Ｃ４のデータホールドのためにＷＬ３と同時
に選択してはいけない。またＷＬ２を同時に選択すると
Ｃ３とＣ８あるいはＣ５とＣ１１の逆極性のデータがビ
ット線上で衝突するため選択してはいけない。同様のこ
とがＷＬ１と、ＷＬ５と、ＷＬ６についてもいえる。Ｗ
Ｌ７はこれをＷＬ３と同時に選択することでＣ９と、Ｃ
１０がディスターブされる。このように同時に選択され
るワード線は４の倍数おきでないとディスターブホール
ドテストにならない。したがって隣接する４本のワード
線を同時に選択してしまう従来例ではディスターブホー
ルドテストはできない。

【００１５】

【発明が解決しようとする課題】ディスターブホールド
テストはダイナミックメモリの大容量化とともにテステ
ィング時間が非常に長くなってきており、デバイスのコ
ストの面で問題となる。

【００１６】これを解決するには同時に選択されるワー
ド線数を通常よりも増やすモードが必要であるが、ディ
スターブホールドテストを行うには同時に選択されるワ
ード線にある規則性が要求され、隣接したワード線を同
時に選択するだけの従来技術ではこれに対応できず、デ
ィスターブホールドテストが行えない。結局ディスター
ブホールドテストのテスティング時間短縮がなされてい
ない。

【００１７】本発明の目的は、半導体記憶装置におい
て、ディスターブホールドテストのテスティング時間を
短縮することである。

【００１８】

【課題を解決するための手段】本発明の半導体記憶装置
は、通常動作時の４倍以上のワード線を離散的かつ規則
的に同時に選択する回路を有し、通常動作時の４倍以上
のワード線を離散的かつ規則的に同時に選択するモード
を設けることを特徴とする。

【００１９】また、モードにエントリーしている期間に
おける冗長Ｘデコーダ及び冗長ワード線が非活性となる
ことを特徴とする。

【００２０】また、モードへのエントリーを汎用ＤＲＡ
Ｍではテストモードエントリーサイクルで、シンクロナ
スＤＲＡＭではモードレジスタセットサイクルで行われ
ることを特徴とする。

【００２１】更に、前記モードに追加して、冗長Ｘデコ
ーダ及び冗長ワード線がモードエントリー状態中に活性
となるモードを設けることを特徴とする。

【００２２】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。

【００２３】図１に本発明第一の実施例を示し、図２〜
図５に図１を構成する各ブロックの詳細を示す。図１は
アドレス入力回路１１と、Ｘアドレスラッチ回路１２
と、下位アドレスデコーダ＆電源変換回路１３と、Ｘプ
リデコーダ１４と、Ｘデコーダ１５と、冗長Ｘデコーダ
１６と、メモリセルアレイ１７と、冗長メモリセル１８
及びモード信号発生回路１９により構成されているＤＲ
ＡＭのＸアドレス系回路を示すものである。このうち下
位アドレスデコーダ＆電源変換回路１３のブロック図を
図２に示す。本ブロック図においてはラッチされた下位
Ｘアドレス信号Ｘ０／１Ｔ／Ｎをデコード回路２１に入
力し、復号後のＸ０Ｔ／ＮＸ１Ｔ／Ｎのうち一本を選択
しハイレベルとする。さらに（ＲＡＳ）’に同期し、こ
れをＸデコーダ内の各節点レベルが安定するまでのタイ
ミング分遅延させた活性化信号ＲＡＥがハイレベルとな
ることで、アドレス信号をＮＡＮＤゲートで論理をと
り、４つある電源変換＆バッファ回路２２のうち１つに
ローレベルを入力する。電源変換＆バッファ回路２２は
前段のＮＡＮＤゲートまでの外部電源ＶＤＤからワード
線昇圧レベルを与える内部電源ＶＢＯＯＴへの電源変換
を行い、さらにＲＡ０〜ＲＡ３の駆動負荷に応じたバッ
ファリングを行ってＲＡ０〜ＲＡ３のうち１本を選択し
ワード線昇圧レベルにする。

【００２４】次にモード信号発生回路１９のブロックを
図３に示し、モード信号を発生させ、ディスターブホー
ルドテストのモードにエントリーするタイミングチャー
トを図４（ａ）、図４（ｂ）に示す。

【００２５】図３は、（ＲＡＳ）’（ＣＡＳ）’等コマ
ンド入力回路３１と、Ａα〜Ａβのアドレス入力回路３
２と、またさらにＳＤＲＡＭ（シンクロナスＤＲＡＭ）
の場合はこれらをラッチするＣＬＫ入力回路３３（ＳＤ
ＲＡＭの場合のみ）と、コマンドデコーダ３４と、アド
レスラッチ回路３５と、汎用ＤＲＡＭの場合はテストモ
ード設定用のアドレスデコード＆ラッチ回路３６と、Ｓ
ＤＲＡＭの場合はモード設定用のアドレスデコード＆ラ
ッチ回路３６とから構成されている。

【００２６】汎用ＤＲＡＭの場合のモード信号発生タイ
ミングを図４（ａ）に示す。これはテストモードエント
リーのタイミングチャートであり、まず（ＲＡＳ）’が
ローレベルになるとき（ＣＡＳ）’及び（ＷＥ）’をロ
ーレベルとしていることで何らかのテストモードにエン
トリーすることを決定し、さらに（ＣＡＳ）’信号立ち
上がり後の立ち下がり時のアドレスにより（ＤＳＴ）’
をローレベルにし、ディスターブホールドテストのため
のモードにエントリーする。次にＳＤＲＡＭの場合を図
４（ｂ）に示す。これはモードレジスタセットサイクル
のタイミングチャートであり、ＣＬＫ信号立ち上がり時
に（ＲＡＳ）’と（ＣＡＳ）’と（ＷＥ）’と（Ｃ
Ｓ）’とをローレベルにし、同時にＡα〜Ａβにディス
ターブホールドテスト用のアドレスを入力して（ＤＳ
Ｔ）’をローレベルにする。これらのディスターブホー
ルドテスト用のモードにエントリーするサイクルはディ
スターブホールドテストのテストシーケンスにおいてメ
モリセルへのデータライトとディスターブホールドとの
間、あるいはあるワード線のディスターブホールドの後
のリフレッシュと次のワード線によるディスターブホー
ルドの間にエントリーする。

【００２７】さて図１にもどると、モード信号発生回路
１９から出力された（ＤＳＴ）’のローレベルは、Ｘ
_m/nＴ／ＮＰと同時にＮＡＮＤゲートに入力し、Ｘ_m/n
Ｔ／Ｎをすべて選択、つまりハイレベルにすると同時に
冗長デコーダに入力し、冗長デコーダを非活性すること
により冗長ワード線が選択されないようにする。

【００２８】Ｘアドレス信号Ｘ_i/jＴ／Ｎ及び（ＤＳ
Ｔ）’がローレベルによりすべてハイレベルとなったＸ
_m/nＴ／ＮはＸプリデコーダ１４に入力され、その出力
は、Ｘ _iと、Ｘ_jについてはＸ_iＴ／ＮＸ_jＴ／Ｎのう
ち１本が選択されハイレベルとなるが、Ｘ_mＴ／ＮＸ_n
Ｔ／Ｎはすべて選択されハイレベルとなって図５のＸデ
コーダ５１に入力する。

【００２９】図５のＸデコーダ５１は従来例と同じ回路
構成であるため構成の説明は省略するが、Ｘ_mＴ／ＮＸ
_nＴ／Ｎはすべてハイレベルであるので、例えばＸデコ
ーダ５１ユニット１において節点Ａ〜Ｄのうち１節点が
ローレベルに引き抜かれるように他のユニット２〜４の
同節点もユニット中の１節点がローレベルに引き抜かれ
選択状態となる。ここに前述のようにＲＡ０〜ＲＡ３の
うち１本がワード線昇圧レベルとなり、よってＸデコー
ダ５１ユニット１〜４で各１本のワード線が選択され
る。この選択ワード線は１６本おきであるためディスタ
ーブホールドテストが実行でき、テスト時間が通常の１
／４になる、さらにＸ_j/jＴ／ＮＰも（ＤＳＴ）’とＮ
ＡＮＤゲートで論理をとれば、Ｘデコーダ５１ユニット
１でいえば節点Ａ〜Ｄがすべてローレベルに引き抜かれ
て選択となり、４本に１本づつワード線が選択される。
これもまたディスターブテストが実行できる規則性を保
つためテスト時間が通常の１／１６に短縮できる。図２
に示した下位アドレスデコーダ＆電源変換回路１３は、
物理的な下位アドレスであれば別にＸ０〜Ｘ１でなくて
もよい。また、電源変換＆バッファ回路２２は図１のよ
うな形のものでなくてもＲＡ０〜ＲＡ３にワード線昇圧
レベルを与えるものであればよい。さらに図１において
Ｘアドレスをプリデコードしているが、ラッチされたＸ
アドレスをそのままＸデコーダ１５に入力してもよい。

【００３０】図６に本発明の第二の実施例を示す。本発
明の第一の実施例との違いは、第一の実施例ではラッチ
されたＸアドレス信号をＴｒｕｅ、Ｎｏｔ相補でＸプリ
デコーダ１４までパターン配線があったが、第二の実施
例ではＴｒｕｅ信号のみの配線を設け、Ｘプリデコーダ
６４内でもモード信号（ＤＳＴ）’との論理をとってい
ることである。これにより、チップ内のＸアドレス信号
の配線をほぼ半分に減らすことができる。

【００３１】図７（ａ）に本発明の第三の実施例を示
し、そのうちモード信号発生回路７９を図７（ｂ）に示
す。これは本発明の第一あるいは第二の実施例において
モード信号ＢＴを追加した構成をとる。ディスターブホ
ールドテスト用のモード（図７（ａ）、（ｂ）において
もＤＳＴはハイレベル）では冗長ワード線を非選択する
ために、バーンイン試験には適用できない。そこで、通
常のメモリセルアレイで同時に選択されるワード線の数
を増やすのはディスターブホールドテストと同様にし
て、かつ冗長ワード線も選択できるようにすれば、バー
ンイン試験の時間を１／４、１／１６・・・にできる。
第三の実施例において、モード信号ＢＴをハイレベルに
することでこれが可能になる。このときＤＳＴはローレ
ベルである。

【００３２】

【発明の効果】以上説明したように本発明は、通常時の
４倍以上のワード線を離散的かつ規則的に同時に選択す
ることを可能とする回路及びモードを設けたことによ
り、従来非常にテスティング時間が長く問題となってい
たディスターブホールドテストのテスト時間を１／４、
あるいは１／１６・・・に短縮できる効果を有する。

【図面の簡単な説明】

【図１】本発明第一の実施例のブロック図を示す。

【図２】図１中の下位Ｘ線アドレスデコーダ＆電源変換
回路のブロック図を示す。

【図３】図１中のモード信号発生回路のブロック図を示
す。

【図４】（ａ）は図３でモード信号を発生させるタイム
チャートを汎用ＤＲＡＭについて示す。（ｂ）は図３で
モード信号を発生させるタイムチャートを汎用ＳＤＲＡ
Ｍについて示す。

【図５】図１中のＸデコーダのブロック図を示す。

【図６】本発明第二の実施例のブロック図を示す。

【図７】（ａ）は本発明第三の実施例のブロック図を示
す。（ｂ）は図７（ａ）中のモード信号発生ブロックを
示す。

【図８】従来回路のブロック図を示す。

【図９】図８中の下位アドレスデコーダ＆電源変換回路
のブロック図を示す。

【図１０】図８中のＸデコーダのブロック図を示す。

【図１１】（ａ）はメモリセルアレイを示す。（ｂ）は
図１１（ａ）をＡ−Ａ’で垂直方向に切ったときの断面
図を示す。（ｃ）は図１１（ａ）をＡ−Ａ”で垂直方向
に切ったときの断面図を示す。

【図１２】ディスターブホールドテストの説明のためメ
モリセルアレイを示す。

【符号の説明】

１１、６１、７１、８１アドレス入力回路１２、６２、７２、８２Ｘアドレスラッチ回路１３、６３、７３、８３下位Ｘアドレスデコーダ＆
電源変換回路１４、６４、７４、８４Ｘプリデコーダ１５、６５、７５、８５Ｘデコーダ１６、６６、７６、８６冗長Ｘデコーダ１７、６７、７７、８７メモリセルアレイ１８、６８、７８、８８冗長メモリセル１９、６９、７９モード信号発生回路２１、９１デコード回路２２、９２電源変換＆バッファ回路３１、７０１コマンド入力回路３２、７０２アドレス入力回路３３、７０３ＣＬＫ入力回路３４、７０４コマンドデコーダ３５、７０５アドレスラッチ回路３６、７０６モード設定用アドレスデコード＆ラッ
チ回路５１、１０１Ｘデコーダ１１１フィールド酸化膜１１２ストレージノード１１３セル対極

Claims

【特許請求の範囲】

【請求項１】通常動作時の４倍以上のワード線を離散
的かつ規則的に同時に選択する回路を有し、通常動作時
の４倍以上のワード線を離散的かつ規則的に同時に選択
するモードを設けることを特徴とする半導体記憶装置。
【請求項２】前記モードにエントリーしている期間に
おける冗長Ｘデコーダ及び冗長ワード線が非活性となる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】汎用ＤＲＡＭにおける前記モードへのエ
ントリーが、テストモードエントリーサイクルで行われることを特徴
とする請求項１記載の半導体記憶装置。
【請求項４】シンクロナスＤＲＡＭにおける前記モー
ドへのエントリーが、モードレジスタセットサイクルで行われることを特徴と
する請求項１記載の半導体記憶装置。
【請求項５】前記モードに追加して、冗長Ｘデコーダ
及び冗長ワード線がモードエントリー状態中に活性とな
るモードを設けることを特徴とする請求項１記載の半導
体記憶装置。