KR100278895B1 - 데이터 프로세서 - Google Patents

데이터 프로세서 Download PDF

Info

Publication number
KR100278895B1
KR100278895B1 KR1019930018023A KR930018023A KR100278895B1 KR 100278895 B1 KR100278895 B1 KR 100278895B1 KR 1019930018023 A KR1019930018023 A KR 1019930018023A KR 930018023 A KR930018023 A KR 930018023A KR 100278895 B1 KR100278895 B1 KR 100278895B1
Authority
KR
South Korea
Prior art keywords
buffer memory
data processor
erase
entry
flag
Prior art date
Application number
KR1019930018023A
Other languages
English (en)
Other versions
KR940007689A (ko
Inventor
후미오 아라카와
구니오 우치야마
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰도무, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가나이 쓰도무
Publication of KR940007689A publication Critical patent/KR940007689A/ko
Application granted granted Critical
Publication of KR100278895B1 publication Critical patent/KR100278895B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

다이렉트 맵 방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리를 고속으로 부분 소거하기 위한 데이터 프로세서에 있어서, 래치회로는 버퍼 메모리를 부분 소거하기 위해 사용된 비교 값을 보지하고, 비교기는 태그 어레이에서 판독된 태그와 상기 비교 값을 비교하여 양쪽 값의 일치 검출에 대응하여 소거신호를 생성하고, 제어 논리회로는 히트신호와 구 V플래그로부터 신 V플래그, 일치신호, 소거신호 및 타입신호를 생성한다. 비교기에 의한 값의 일치 검출에 대응하여 대응 엔트리의 V플래그가 소거 대기상태에서 무효상태로 바뀐다.

Description

데이터 프로세서
제1도는 본 발명의 일 실시예에 기초한 64엔트리 다이렉트 맵 어드레스 변환버퍼를 나타내는 블럭도,
제2도는 본 발명의 일 실시예에 기초한 어드레스 변환 버퍼에 의한 어드레스 변환을 나타내는 도면,
제3도는 종래의 64엔트리 다이렉트 맵 어드레스 변환 버퍼를 나타내는 블럭도,
제4도는 본 발명에 기초한 버퍼 메모리의 상태 변화를 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 논리 어드레스 2 : 태그 어레이
3 : 데이터 어레이 4,7 : 비교기
5 : 물리 어드레서 6 : 래치회로
8 : 제어 논리회로 9 : 앤드(AND)게이트
C : 소거신호 Vc,Vv : V플래그 값
M : 일치출력 STB : 섹션테이블베이스
SX : 섹션 인덱스 PTB : 페이지테이블베이스
PX : 페이지 인덱스 PFN : 페이지 프레임 번호
본 발명은 데이터 프로세서에 관한 것으로, 특히 마이크로프로세서와 같이 다이렉트 맵방식(direct map scheme) 또는 세트 어소쉬에이티브 방식(set associative scheme)에 기초한 버퍼 메모리(캐쉬 메모리)를 가지며 버퍼 메모리를 고속으로 부분 소거하는 능력을 가지는 데이터 프로세서에 관한 것이다.
버퍼 메모리의 부분 소거(partial clearing)는 엔트리(entry)의 태그 비트중 일부가 지정된 값과 일치할때 버퍼 메모리의 엔트리를 무효화시키는 처리이다. 예를들면, 이 부분 소거는 어드레스 변환 룩어사이드(look aside) 테이블의 재기록 결과로서 어드레스 변환 룩어사이드 버퍼 메모리(어드레스 변환 캐쉬 메모리)의 일부 엔트리가 어드레스 변환 테이블의 엔트리와 부정합하여 이들 버퍼 엔트리를 무효화할때 사용된다. 이 부분 소거가 불가능하면 모든 엔트리가 무효화되어 히트율(hit rate)이 감소된다.
버퍼 메모리를 대용량화할 때 부정합된 엔트리의 비율이 상대적으로 감소하는 경우 모든 엔트리 무효화에 관련된 불필요한 소거처리가 증가한다. 따라서, 어드레스 변환 버퍼와 논리 캐쉬 같이 일부 엔트리의 부정합 가능성을 가지는 버퍼 메모리의 대용량화에 있어서 부분 소거능력을 제공하는 것이 필요하다.
종래, 풀(full) 어소쉬에이티브 방식에 기초한 버퍼 메모리는 모든 엔트리에 대해 동시에 태그 비교할 수 있어서 고속으로 부분 소거할 수 있지만, 다이렉트 맵 방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리는 비교시 엔트리 태그의 순차적인 판독이 필요하여, 부분 소거에 걸리는 시간은 엔트리의 수, 즉 버퍼 메모리의 용량에 비례하여 증가한다.
마이크로프로세서 등의 향상된 성능에 응해서 버퍼 메모리의 대용량화 및 고속 억세스가 요구된다.
풀 어소쉬에이티브 방식의 버퍼 메모리는 다이렉트 맵 방식 또는 세트 어소쉬에이티브 방식의 버퍼 메모리와 비교하여 각 태그 셀에 대한 일치 비교기가 필요하고, 모든 태그 비트를 기억할 필요가 있어 태그 어레이의 면적이 증가되어 대용량에 부적합하다. 고속 억세스 성능을 위해서 태그 셀의 크기를 증가시키는 것에 의해 일치 비교기를 고속화할 필요가 있으므로 태그 어레이의 면적이 더 증가하여 대용량화가 곤란하다.
본 발명의 목적은 고속으로 부분 소거할 수 있는 대용량 버퍼 메모리를 실현하는 것이다.
본 발명의 보다 구체적인 목적은 다이렉트 맵 방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리에 대한 고속으로 부분 소거하는 능력을 제공하는 것이다.
상기 목적은 다음의 방법으로 달성된다. 부분 소거 명령의 결과로 비교 값이 래치되지만 엔트리 소거처리는 아직 실행되지 않았다. 버퍼 메모리에 대한 다음 억세스시 억세스된 엔트리의 태그가 래치된 비교 값과 비교되고, 일치를 검출하여 엔트리가 무효화되고 히트 신호(hit signal)도 나오지 않는다.
그러나, 상기 기본적인 소거방식은 너무 단순하여 다음의 잘못된 점을 해결하지 못한다. 부분 소거명령 후 기억된 엔트리의 태그가 비교 값과 일치하면 억세스시 엔트리가 잘못 소거되어 히트되지 않는다. 또 다른 부분 소거명령이 나왔을때에 부분 소거가 완료되지 않으면 비교 값의 래치를 갱신할 수 없다.
상기한 문제점들은 다음과 같이 해결된다. 종래, 각 엔트리의 단일 유효비트를 2비트로 증가시켜 유효, 무효 및 소거 대기상태중 하나를 설정할 수 있고 제4도에 도시된 바와 같은 상태천이를 가질 수 있다. 처음에, 엔트리가 등록될때 이전상태에 관계없이 유효상태로 된다. 부분 소거명령이 나왔을 경우에는 유효상태의 엔트리가 소거 대기상태로 바뀌고, 소거 대기상태의 엔트리가 무효상태로 바뀐다. 상태 변화는 모든 엔트리에 대해 동시에 발생한다. 소거 대기상태에서 억세스된 엔트리가 태그와 비교 값이 일치하는 경우 히트 신호의 나타남없이 무효상태로 바뀌거나, 태그와 비교 값이 일치하지 않을 경우 히트신호가 나타나 유효상태로 바뀐다. 히트신호의 나타남은 유효한 상태에서 엔트리가 억세스될때 항상 발생한다.
상기 변화 규칙에 따라서 2개의 부분 소거명령 사이의 기간 동안 억세스되지 않은 엔트리는 제2부분 소거명령에서 무효화 된다. 그러나, 이들 엔트리는 후에 적게 억세스되어, 그들의 무효화는 히트율에 거의 영향을 미치지 않는다고 생각된다.
상기한 문제점을 해결하기 위한 방법에 기초하여 다이렉트 맵방식 또는 세트 어소쉬에이티브방식의 버퍼 메모리의 부분 소거가 용이하게 고속으로 실행될 수 있다.
제1도는 본 발명의 일 실시예에 기초한 마이크로프로세서에 사용된 64엔트리 직접 대응 어드레스 변환 버퍼를 나타낸다. 제2도에 도시된 바와 같이, 버퍼 메모리는 2단 어드레스 변환 방식을 사용하며 맨 처음에 설명될 것이다.
제2도에 도시된 32비트 시스템은 4G 바이트의 논리 어드레스 공간을 가질 수 있다. 어드레스 공간은 4M 바이트 섹션으로 분할되고, 각 센션은 4K 바이트 페이지로 분할된다. 상기 논리 메모리 구조에 대응하여 32비트 어드레스 워드가 상위 10비트 섹션 인덱스(SX), 중위 10비트 섹션 인덱스(PX) 및 하위 12비트 오프셋을 포함하는 3개의 섹션으로 분할되며, 각 섹션은 섹션 테이블에 기록된 페이지 테이블 베이프(PTB)에 의해 포인트되는 페이지 테이블의 시작 또는 상단의 페이지 테이블을 가진다. 섹션 테이블의 상단은 래치회로로 유지된 섹션 테이블 베이스(STB)에 의해 포인트된다. STB에 SX를 더하는 것에 의해 섹션 PTB에 대한 포인터가 얻어진다. 페이지에 대응하여 페이지 테이블에 페이지 프레임 번호(PFNs)가 기록되어 있다. PFN은 물리 어드레스의 상위 20비트를 나타낸다. PFN에 대한 포인터는 PTB에 PX를 더하는 것에 의해 얻어진다.
상기 어드레스 변환은 다음과 같이 요약된다. 처음에, 논리 어드레스가 SX, PX 및 오프셋으로 분할된다. 다음에, STB에 SX를 더하여 PTB에 대한 포인터가 얻어지고, PTB는 메모리에서 판독된다. PTB에 PX를 더하여 PFN에 대한 포인터가 얻어지고, PFN은 메모리에서 판독된다. 최종적으로 PFN에 오프셋이 더하여져 물리 어드레스가 얻어진다.
상기 어드레스 변환방식을 실행하는 어드레스 변환 버퍼는, 예를들면 제3도에 도시된 바와 같이 구성된다. 이것은 64엔트리에 대한 다이렉트 맵방식의 일예이다. 하위 12비트는 어드레스 변환동작에 의해 변화되지 않고, 버퍼는 논리 및 물리 어드레스의 상위 20비트쌍(변환쌍)을 유지한다. 제3도에 있어서, 참조번호 1은 논리 어드레스, 2는 태그 어레이, 3은 PFN을 유지하기 위한 데이터 어레이, 4는 14비트 비교기, 5는 어드레스 변환 버퍼에 의해 생성된 물리 어드레스이고, 9는 히트신호를 생성하기 위한 앤드(AND) 게이트이다.
제3도에 도시된 어드레스 변환 버퍼는 다음과 같이 동작한다. 엔트리의 등록시 논리 어드레스의 상위 20비트중 하위 6비트를 디코드하여 등록 엔트리를 결정한다. 논리 어드레스의 상위 14비트와 엔트리의 유효를 지시하는 V플래그가 엔트리의 태그 어레이에 기록되고, PFN은 데이터 어레이에 기록된다. 다음에, 어드레스 변환 버퍼를 사용하는 어드레스 변환 실행에 있어서, 최초 논리 어드레스의 상위 20비트중 하위 6비트를 디코드하는 것에 의해 판독 엔트리가 결정되고 등록된 논리 어드레스의 상위 14비트와 V플래그 및 PFN을 판독하여 최초 논리 어드레스의 상위 14비트와 판독된 논리 어드레스의 상위 14비트를 비교하여 V플래그가 설정되고 양쪽이 일치하면 히트신호를 내보낸다. 최종적으로 판독된 PFN이 최초 논리 어드레스의 하위 12비트와 결합되어 물리 어드레스를 완성한다.
섹션 테이블의 재기록시 어드레스 변환 버퍼의 부분 소거가 필요하게 된다. 섹션 테이블이 재기록될때 개정된 섹션의 모든 어드레스 변환 쌍이 부정합하게 된다. 이 때문에, 어드레스 변환 버퍼의 갱신된 섹션에 대응하는 엔트리, 즉 개정된 센션의 SX를 가지는 엔트리를 무효화할 필요가 있다. 특히 제3도에 도시된 어드레스 변환 버퍼의 경우 모든 엔트리가 무효화되거나 또는 SX에 관련된 엔트리가 64엔트리 전부를 연속적으로 판독하는 것에 의해 무효화된다. 전자의 동작은 무효화의 필요가 없는 엔트리도 무효화하지만 후자의 동작은 최대 64회의 어드레스 변환 버퍼를 판독하기 위한 시간만 처리에 시간이 소모된다.
다음, 제1도에 도시된 본 발명에 기초한 64엔트리 다이렉트 맵 어드레스 변환 버퍼가 설명될 것이다. 기본적인 배치는 제3도의 어드레스 변환 버퍼와 동일하지만 V플래그의 제어와 히트신호에 대한 생성 논리가 다르다.
기능블록 1 내지 5는 태그 어레이(2)의 V플래그를 제외하고 제3도에 도시된 것과 동일하다. V플래그는 각각 유효, 무효 또는 소거 대기상태를 나타내는 11, 00 또는 10을 설정하기 위해 2비트로 구성한다. 참조번호 6은 부분 소거에 사용된 비교 값을 유지하기 위한 래치회로, 7은 판독된 태그와 비교 값 사이에서 일치한 비교 결과에 대응하는 소거신호를 내기 위한 비교기이고, 8은 예를들면 히트신호와 구 V플래그로부터 신 V플래그, 비교기(4)로부터 일치신호, 비교기(7)로 부터 소거신호 및 명령 디코더로부터 타입신호를 생성하기 위한 제어 논리회로이다.
제1도의 어드레스 변환 버퍼는 다음과 같이 동작한다. 엔트리의 기억은 제3도의 어드레스 변환 버퍼의 경우와 동일한 방법으로 실행된다. 섹션 테이블 등의 재기록에서 한 섹션의 어드레스 변환 쌍의 소거를 요청하기 위해서 부분 소거용 비교 값, 즉 센션의 SX 값이 래치회로(6)에 유지되어 모든 엔트리의 V플래그가 유효, 무효 및 소거 대기상태에서 각각 소거대기, 유효 및 무효상태로 바뀐다.
어드레스 변환은 물리 어드레스와 일치신호의 발생에 이르기 까지 제3도의 경우와 동일하다. 더구나, 제1도의 어드레스 변환 버퍼에 있어서, 래치회로(6)의 비교 값이 유효이면 태그 어레이(2)에서 판독된 태그가 비교기(7)에 의해 래치된 비교 값과 비교되어 소거신호(C)는 일치한 비교결과에만 대응하여 나타난다. 비교기(4)의 일치출력(M), 소거대기상태를 지시하는 V플래그 값(Vc) 및 유효상태를 지시하는 V플래그 값(Vv)으로 제어 논리회로(8)가 다음의 논리식에 따라 히트신호(HIT)와 갱신신호(Vpdate)를 생성한다.
갱신신호가 나타난 경우에 있어서, 소거신호가 나타날 때 판독된 엔트리의 V플래그가 무효상태로 바뀌거나 또는 그렇지 않으면 유효상태로 바뀐다.
본 발명에 의하면 다이렉트 맵방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리는 용량에 관계없이 고속으로 부분 소거할 수 있다.

Claims (12)

  1. 복수 엔트리의 태그 어레이와 복수 엔트리의 데이터 어레이를 포함하는 버퍼 메모리와, 어드레스 선호에 따라 상기 태그 어레이에서 판독된 어드레스 정보와 상기 어드레스 신호의 어드레스 정보를 비교하고, 히트결정을 수행하는 제1비교기와, 상기 버퍼 메모리를 부분 소거하기 위해 사용된 어드레스 정보를 유지하는 래치회로와, 상기 래치회로에 유지된 어드레스 정보와 상기 태그 어레이에서 판독된 어드레스 정보를 비교하고, 부분 소거의 결정을 수행하는 제2비교기를 구비하며, 상기 태그 어레이의 각 엔트리는 유효상태, 무효상태 또는 소거 대기상태를 지시하는 플래그를 가지며, 어드레스 정보의 양쪽 입력의 일치를 지시하는 상기 제2비교기의 출력에 응답하여, 상기 태그 어레이의 해당 엔트리 플래그가 소거 대기상태에서 무효상태로 바뀌도록 한 것을 특징으로 하는 데이터 프로세서.
  2. 제1항에 있어서, 어드레스 정보의 양쪽 입력의 불일치를 지시하는 상기 제2비교기의 출력에 응답하여, 상기 태그 어레이의 해당 엔트리 플래그가 소거 대기상태에서 유효상태로 바뀌도록 한 것을 특징으로 하는 데이터 프로세서.
  3. 제1항에 있어서, 상기 버퍼 메모리는 어드레스 변환 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  4. 제2항에 있어서, 상기 버퍼 메모리는 어드레스 변환 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  5. 제1항에 있어서, 상기 태그 어레이의 상기 엔트리 플래그는 엔트리의 유효, 무효 및 소거 대기상태중 하나를 지시하기 위해 적어도 2비트(bit)를 포함하는 것을 특징으로 하는 데이터 프로세서.
  6. 제2항에 있어서, 상기 태그 어레이의 상기 엔트리 플래그는 엔트리의 유효, 무효 및 소거 대기상태중 하나를 지시하기 위해 적어도 2비트를 포함하는 것을 특징으로 하는 데이터 프로세서.
  7. 제3항에 있어서, 상기 태그 어레이의 상기 엔트리 플래그는 엔트리의 유효, 무효 및 소거 대기상태를 지시하기 위해 적어도 2비트를 포함하는 것을 특징으로 하는 데이터 프로세서.
  8. 제4항에 있어서, 상기 태그 어레이의 상기 엔트리 플래그는 엔트리의 유효, 무효 및 소거 대기상태를 지시하기 위해 적어도 2비트를 포함하는 것을 특징으로 하는 데이터 프로세서.
  9. 제1항에 있어서, 상기 버퍼 메모리는 다이렉트 맵 방식(direct map scheme) 또는 세트 어소쉬에이티브 방식(set associative scheme)에 기초한 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  10. 제2항에 있어서, 상기 버퍼 메모리는 다이렉트 맵방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  11. 제3항에 있어서, 상기 버퍼 메모리는 다이렉트 맵방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
  12. 제4항에 있어서, 상기 버퍼 메모리는 다이렉트 맵 방식 또는 세트 어소쉬에이티브 방식에 기초한 버퍼 메모리를 구비하는 것을 특징으로 하는 데이터 프로세서.
KR1019930018023A 1992-09-11 1993-09-08 데이터 프로세서 KR100278895B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-242958 1992-09-11
JP24295892A JP3242161B2 (ja) 1992-09-11 1992-09-11 データプロセッサ

Publications (2)

Publication Number Publication Date
KR940007689A KR940007689A (ko) 1994-04-27
KR100278895B1 true KR100278895B1 (ko) 2001-01-15

Family

ID=17096763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930018023A KR100278895B1 (ko) 1992-09-11 1993-09-08 데이터 프로세서

Country Status (3)

Country Link
US (1) US5555394A (ko)
JP (1) JP3242161B2 (ko)
KR (1) KR100278895B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6523095B1 (en) * 1996-07-22 2003-02-18 Motorola, Inc. Method and data processing system for using quick decode instructions
US6589908B1 (en) * 2000-11-28 2003-07-08 Shell Oil Company Method of making alumina having bimodal pore structure, and catalysts made therefrom
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
US7530067B2 (en) * 2003-05-12 2009-05-05 International Business Machines Corporation Filtering processor requests based on identifiers
US7284100B2 (en) * 2003-05-12 2007-10-16 International Business Machines Corporation Invalidating storage, clearing buffer entries, and an instruction therefor
US9454490B2 (en) 2003-05-12 2016-09-27 International Business Machines Corporation Invalidating a range of two or more translation table entries and instruction therefore
US9182984B2 (en) 2012-06-15 2015-11-10 International Business Machines Corporation Local clearing control

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979726A (en) * 1974-04-10 1976-09-07 Honeywell Information Systems, Inc. Apparatus for selectively clearing a cache store in a processor having segmentation and paging
US5179680A (en) * 1987-04-20 1993-01-12 Digital Equipment Corporation Instruction storage and cache miss recovery in a high speed multiprocessing parallel processing apparatus
US5197144A (en) * 1990-02-26 1993-03-23 Motorola, Inc. Data processor for reloading deferred pushes in a copy-back data cache
US5249286A (en) * 1990-05-29 1993-09-28 National Semiconductor Corporation Selectively locking memory locations within a microprocessor's on-chip cache

Also Published As

Publication number Publication date
JP3242161B2 (ja) 2001-12-25
JPH0695967A (ja) 1994-04-08
KR940007689A (ko) 1994-04-27
US5555394A (en) 1996-09-10

Similar Documents

Publication Publication Date Title
EP0496288B1 (en) Variable page size per entry translation look-aside buffer
JP3936378B2 (ja) アドレス変換装置
KR920005292B1 (ko) 캐시메모리를 갖는 마이크로 프로세서
US5003459A (en) Cache memory system
US6356990B1 (en) Set-associative cache memory having a built-in set prediction array
US4825412A (en) Lockout registers
JP4783229B2 (ja) キャッシュメモリシステム
EP0690386A1 (en) Address translator and method of operation
JPH03142644A (ja) キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置
US5530823A (en) Hit enhancement circuit for page-table-look-aside-buffer
JPH09288578A (ja) 命令取り出し方法および装置
JP3045952B2 (ja) フルアソシアティブ・アドレス変換器
KR100278895B1 (ko) 데이터 프로세서
US6385696B1 (en) Embedded cache with way size bigger than page size
US4648033A (en) Look-aside buffer LRU marker controller
US6574698B1 (en) Method and system for accessing a cache memory within a data processing system
EP0486154B1 (en) Method of operating a virtual memory system
EP0224168A2 (en) Buffer storage control system
US6216198B1 (en) Cache memory accessible for continuous data without tag array indexing
JPS5922315B2 (ja) バツフア記憶制御方式
JPH0690686B2 (ja) アドレス変換索引機構無効化装置
JP2641319B2 (ja) アドレス変換バッファクリア方式
KR100273303B1 (ko) 마이크로 프로세서의 캐시 히트 판별 회로
JP2564377B2 (ja) キャッシュメモリを備えた情報処理装置
JPS626350A (ja) Ｔｌｂ制御装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031006

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee