JP3705354B2

JP3705354B2 - 情報処理システムのｉｏアクセス制御方法およびプログラム

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Publication number: JP3705354B2
Application number: JP2001222752A
Authority: JP
Inventors: 秀之難波
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2005-10-12
Anticipated expiration: 2021-07-24
Also published as: JP2003036238A

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理システムに関し、特に、キャッシュ・共有メモリを使用したＩＯアクセス制御方法に関する。
【０００２】
【従来の技術】
従来、この種の情報処理システムは、キャッシュメモリを内蔵した中央処理装置（ＣＰＵ）と、このＣＰＵに接続された共有メモリと、ＣＰＵ上で動作するプログラムで制御される複数台の配下装置と、ＣＰＵの制御下で複数台の配下装置を制御するための配下制御部とを備えている。
【０００３】
従来の情報処理システムでは、ＣＰＵ上で動作するプログラムで配下装置を制御する場合、直接、ＩＯ（配下装置）をアクセスしている。また、ＩＯアクセスの場合、コヒーレンシを保障する必要がある。
【０００４】
本発明に関連する先行技術文献も種々知られている。例えば、特開平５−１８９３５９号公報（以下、「第１の先行技術文献」と呼ぶ。）には、高性能なプロセッサシステムにおいて部品点数を増加することなくＩ／Ｏコマンド処理を高速に行えるようにした「キャッシュメモリ制御方式」が開示されている。この第１の先行技術文献では、データキャッシュにＩ／Ｏコマンドを格納し、Ｉ／Ｏアダプタからのコマンド要求ＤＭＡサイクルによりデータキャッシュからパージする際、データキャッシュのキャッシュ状態ビットを無効にする制御回路を設け、一回だけデータパージが起きるようにしている。また、コマンドバッファの設定ページをアクセスしたとき、外部にページアクセス信号を出力する制御回路を設け、この信号によりコマンド要求ＤＭＡを起動している。
【０００５】
また、特開平６−２４３０８３号公報（以下、「第２の先行技術文献」と呼ぶ。）には、ＩＯ要素に対応したアドレスレジスタおよび起動レジスタをＩＯ制御部に設けないでＩＯ要素を制御するようにした「ＩＯ制御方法および情報処理装置」が開示されている。この第２の先行技術文献において、ＩＯ制御部には、アドレスレジスタと起動レジスタの２つのレジスタだけを設けている。さらに、ＩＯ要素対応のＤＭＡコマンドデータ構造へのポインタは、ＤＭＡ要求データ構造としてメモリに書き込み、そのＤＭＡ要求データ構造のアドレスをＩＯ制御部のアドレスレジスタに書込む。ＩＯ制御部は、アドレスレジスタを基にメモリのＤＭＡ要求データおよびＤＭＡコマンドデータ構造を参照して、各ＩＯ要素に対するＩＯ処理を実行する。すなわち、第２の先行技術文献では、ＩＯ制御部が、ＩＯコマンド情報をメモリから読み出し、入出力装置に対応するＩＯコマンドの処理を実行させている。
【０００６】
さらに、特開平８−１１５２６０号公報（以下、「第３の先行技術文献」と呼ぶ。）には、より効率的なＩ／Ｏチャネル・コントローラが開示されている。すなわち、第３の先行技術文献では、Ｉ／Ｏチャネル・コントローラはコヒーレンシと同期のメカニズムを適用する。これによりＩ／Ｏチャネル・コントローラは、再試行プロトコルを適用せずに、マルチプロセッサ・システム・バスで完全にコヒーレントな直接メモリ・アクセス操作を実現できる。これは、プロセッサとＩ／Ｏ装置の間のリアルタイムのキャッシュ・コヒーレンシ・コンフリクトに対して遅延キャッシュ無効化を実行することによって可能になる。またＩ／ＯＤＭＡ書込みはメモリ・システムに対してリアルタイムに、従来のＲＷＩＴＭ（Read With Intent to Modify）操作なく生じる。プロセッサの実行に対して「シームレス」なＩ／Ｏ同期を実現するためにＰＩＯ操作の完了はＩ／ＯＤＭＡ書込み操作の完了と結びつけられる。これらの手法により、Ｉ／Ｏチャネル・コントローラの形態において、設計を大幅に簡素化することによってメリットが生じる。
【０００７】
【発明が解決しようとする課題】
上述したように、従来の情報処理システムでは、ＣＰＵ上で動作するプログラムで配下装置を制御する場合、直接、ＩＯ（配下装置）をアクセスしていたので、制御バスの待ち合わせ時間、制御対象装置の処理時間が直接プログラム上の待ち合わせ時間となってしまう。そのため、配下装置へのアクセス頻度が増すにつれてＣＰＵの処理能力が著しく低下するという問題がある。
【０００８】
また、ＩＯアクセスの場合、前述したように、コヒーレンシを保障する必要があるが、ＣＰＵがキャッシュメモリを実装していても、通常非キャッシュ使用アクセスを行うことが多い。このため、ＣＰＵの持つパフォーマンスを生かしきれないという問題がある。
【０００９】
尚、上述した第１の先行技術文献は、キャッシュメモリをコマンドバッファとしても使用できるようにした技術的思想を開示している。したがって、ＣＰＵ上で動作するプログラムで配下装置を制御する場合、この第１の先行技術文献では、上記従来の情報処理システムと同様に、直接、配下装置をアクセスすることになるので、上述したのと同様の問題が起こると考えられる。
【００１０】
また、上述したように、第２の先行技術文献では、ＩＯ制御部が、ＩＯコマンド情報をメモリから読み出し、入出力装置（配下装置）に対応するＩＯコマンドの処理を実行させるようにした技術的思想を開示している。しかしながら、第２の先行技術文献は、キャッシュメモリの利用については何ら開示していない。
【００１１】
さらに、第３の先行技術文献は、Ｉ／Ｏチャネル・コントローラに備えられたキャッシュメモリについては記載しているが、ＣＰＵに備えられているキャッシュメモリの利用については何ら開示していない。
【００１２】
したがって、本発明の目的は、ＣＰＵの処理能力の低下を著しく改善することができる、ＩＯアクセス制御方法を提供することにある。
【００１３】
本発明の別の目的は、共有メモリのアクセスもキャッシュメモリを用いることが可能な、ＩＯアクセス制御方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次のような技術的構成を採用する。
【００１５】
本発明によれば、キャッシュメモリを内蔵するＣＰＵと、該ＣＰＵに接続された共有メモリと、前記ＣＰＵに主制御バスを介して接続され、ＤＭＡ及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおけるＩＯアクセス制御方法であって、前記ＣＰＵが、前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのＩＯアクセスコマンドを作成するステップと、前記ＣＰＵが、前記ＩＯアクセスコマンドの開始アドレスおよびサイズから前記ＩＯアクセスコマンドが作成されているキャッシュラインの大きさを算出するステップと、前記ＣＰＵが、前記ＩＯアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断するステップと、該判断結果に基づいて、前記ＣＰＵが、前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のＤＭＡを起動するステップとを含み、前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動ステップは、前記ＣＰＵが、ライトバック命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開するステップと、前記ＣＰＵが、前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動するステップとを有し、前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動ステップは、前記ＣＰＵが、ライトバック＆無効化命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化するステップと、前記ＣＰＵが、前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動するステップと、前記ＣＰＵが、前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断するステップとを有することを特徴とするＩＯアクセス制御方法が得られる。
【００１６】
このような構成により、前記ＩＯアクセスコマンド発行後は、前記ＣＰＵの動作が、前記配下装置等による処理遅延から解放されることになる。
【００１７】
これにより、前記共有メモリへのアクセスも前記キャッシュメモリを用いることが可能となり、ＣＰＵ処理能力の低下を著しく改善することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１を参照して、本発明の第１の実施の形態に係るＩＯアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、キャッシュメモリ１０１を内蔵し、後述する配下装置を制御するための中央処理装置（ＣＰＵ）１００と、このＣＰＵ１００に接続された共有メモリ１０２と、配下制御部１０３と、この配下制御部１０３に副制御バス１１１によって接続される複数台の配下装置１０４、１０５、１０６と、配下制御部１０３の制御用の主制御バス１１０とから構成される。
【００２０】
配下制御部１０３は、共有メモリ１０２に対するＤＭＡ（Direct Memory Access）機能と、共有メモリ１０２上に設定されるＩＯ（入出力）アクセスコマンド１２０を解析し、副制御バス１１１によって接続される配下装置１０４〜１０６のＩＯ（入出力）を制御する機能とを持っている。
【００２１】
図２に共有メモリ１０２上でのＩＯアクセスコマンドの実現例を示す。ＩＯアクセスコマンド１２０は、コマンド数分のＩＯアクセスコマンドから構成されている。
【００２２】
図３にＣＰＵ１００上で動作するプログラム動作のフロー図に示す。以下、この動作フローに従ってＣＰＵ１００の動作について説明する。
【００２３】
先ず、ＣＰＵ１００は、キャッシュメモリ１０１上に、共有メモリ１０２上の適当な領域に第１の配下装置１０４を制御するためのＩＯアクセスコマンド１２０を作成する（ステップＳ３０１）。但し、この時点では、ＩＯアクセスコマンドは、キャッシュメモリ１０１上に展開（作成）されるだけである。
【００２４】
次に、ＣＰＵ１００は、共有メモリ１０２上に展開されるＩＯアクセスコマンド１２０の開始アドレス及びサイズからＩＯアクセスコマンドが展開されているキャッシュメモリ１０１のキャッシュラインの大きさを算出する（ステップＳ３０２）。詳述すると、このステップＳ３０２で、ＣＰＵ１００は、ＩＯアクセスコマンドの開始アドレスと有効長を判断する処理と、ＩＯアクセスコマンド有効数分を含む最小のキャッシュラインを判定する処理と、この判定された最小のキャッシュラインを制御する処理とを行う。ＣＰＵ１００は、ＩＯアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断する（ステップＳ３０３）。
【００２５】
ＩＯアクセスコマンドが書込みアクセスコマンドの場合（ステップＳ３０３のＹｅｓ）、ＣＰＵ１００は、ＣＰＵ１００のライトバック命令を使用して、キャッシュメモリ１０１上に展開（作成）されたＩＯアクセスコマンド１２０を共有メモリ１０２上に展開する（ステップＳ３０４）。引続いて、ＣＰＵ１００は、ＩＯアクセスコマンド１２０の共有メモリ１０２上のアドレスを主制御バス１１０を通して配下制御部１０３に対して通知し、ＤＭＡを起動する（ステップＳ３０５）。ＣＰＵ１００は、プログラム的には、この時点で制御は完了する。
【００２６】
配下制御部１０３は、ＤＭＡにより共有メモリ１０２上の配下装置制御用のＩＯアクセスコマンド１２０を解析し、該当する配下装置に対して副制御バス１１１を介して制御を実施する。
【００２７】
一方、ＩＯアクセスコマンドが読出しアクセスコマンドの場合（ステップＳ３０３のＮｏ）、ＣＰＵ１００は、ＣＰＵ１００のライトバック＆無効化命令を使用して、キャッシュメモリ１０１上に展開（作成）されたＩＯアクセスコマンド１２０を共有メモリ１０２上に展開すると共に、キャッシュメモリ１０１の該当キャッシュラインを無効化する（ステップＳ４０４）。次に、ＣＰＵ１００は、ＩＯアクセスコマンド１２０の共有メモリ１０２上のアドレスを主制御バス１１０を通して配下制御部１０３に対して通知し、ＤＭＡを起動する（ステップＳ４０５）。
【００２８】
ＣＰＵ１００のプログラムは、配下制御部１０３が配下装置１０４〜１０６に対してアクセスを完了させ、結果を共有メモリ１０２に展開するまで該当処理を中断する（ステップＳ４０６）。この場合、ＣＰＵ１００は、他の処理を実行することは可能である。
【００２９】
配下制御部１０３は、ＤＭＡにより共有メモリ１０２上の配下装置制御用のＩＯアクセスコマンド１２０を解析し、該当する配下装置に対して制御を実施し、読み出し結果をＤＭＡにて共有メモリ１２０上に展開する。その後、配下制御部１０３は、割り込みを使用してＣＰＵ１００に読み出し完了を通知する（ステップ４０７）。
【００３０】
読み出し完了の通知を受けたＣＰＵ１００は、中断していた処理を再開し（ステップＳ４０８）、キャッシュメモリ１０１のキャッシュアクセスを通して共有メモリ１０２上の読み出し結果にアクセスする（ステップＳ４０９）。
【００３１】
この場合、キャッシュメモリ１０１上のＩＯアクセスコマンドに相当する部分は、コマンド起動時に無効化されているため、読み出し完了後のアクセス実行時にミスヒットが発生し、共有メモリ１０２とキャッシュメモリ１０１間のコヒーレンシが実現する。
【００３２】
図４を参照して、本発明の第２の実施の形態に係るＩＯアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、共有メモリ１０２Ａ部分のＩＯアクセスコマンドをリングチェーン構造化した場合の例を示している。
【００３３】
共有メモリ１０２Ａ上に、コマンドのリング状チェーン２００を構成し、制御データ２０１としてＣＰＵ１００が配下装置制御用のＩＯアクセスコマンドを書き込むための書込みポインタ３０１と、配下制御部１０３が書き込まれたＩＯアクセスコマンドを読み出すための読出しポインタ３００とを持つ。
【００３４】
ＣＰＵ１００は、配下制御部１０３とは、非同期に書込みポインタ３０１の示すコマンド領域にＩＯアクセスコマンドを書き込み、書込みポインタ３０１を更新する。ＩＯアクセスコマンドの積み込みは、書込みポインタ３０１が読出しポインタ３００を示すまで積み込み可能である。
【００３５】
また、配下制御部１０３は、ＣＰＵ１００から独立して読出しポインタ３００の示すコマンド領域にコマンドが設定されている間、コマンドをＤＭＡにて取り込み、配下装置へ副制御バス１１１を介してコマンドで示された制御を実施する。コマンドが設定されているかどうかの判断は、ＩＯコマンド４０１のコマンド数等で判断可能である。
【００３６】
この構成を取った場合、ＣＰＵ１００と配下制御部１０３とが独立に動作可能であり、ＣＰＵ１００から連続してＩＯアクセスコマンドを発行することが可能となり、より処理能力の向上が期待できる。
【００３７】
図５を参照して、本発明の第３の実施の形態に係るＩＯアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、配下制御部１０３の配下に２系統の副制御バス１１１、１１２を配した例である。
【００３８】
この場合は、第１の副制御バス１１１を介した配下装置１０４〜１０６のいずれかの装置制御と並行して、第２の副制御バス１１２を介した配下装置１０７〜１０９のいずれかの装置制御を行うことが可能になり、処理能力の向上が期待できる。
【００３９】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、上記第２の実施の形態と上記第３の実施の形態とを組み合わせて実現すれば、より効果が大になることが予測できる。さらに、共有メモリ１０２上のコマンドチェーン構造、配下制御部の組み合わせを複数配置すれば、処理能力の低下することなく、より大きな規模の配下装置群の制御を行えるシステムへの拡張も可能である。
【００４０】
【発明の効果】
以上説明したように、本発明では、ＣＰＵがキャッシュメモリを介して共有メモリ上に配下装置制御用のＩＯアクセスコマンドを作成し展開しているので、次に述べるような効果を奏する。
【００４１】
第１の効果は、配下装置へのアクセスをＣＰＵのプログラム処理から切り離すことにより、ＣＰＵ実行時間から制御バスの待ち合わせ時間、配下装置の応答時間を排除することが可能となり、ＣＰＵの処理能力を向上することができることである。
【００４２】
第２の効果は、ＣＰＵに内蔵したキャッシュメモリを有効に活用することにより、ＩＯアクセスコマンドの発行自体を高速化でき、これによって処理スピードを向上できることである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＩＯアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【図２】図１に示した情報処理システムで使用されるＩＯアクセスコマンドの構成例を示す図である。
【図３】図１に示した情報処理システムのＣＰＵ上で動作するプログラム動作を示すフロー図である。
【図４】本発明の第２の実施の形態によるＩＯアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【図５】本発明の第３の実施の形態によるＩＯアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【符号の説明】
１００中央処理装置（ＣＰＵ）
１０１キャッシュメモリ
１０２共有メモリ
１０３配下制御部
１０４〜１０９配下装置
１１０〜１１２制御バス
１２０ＩＯアクセスコマンド
２００リングバッファ
２０１制御データ
４００、４０１ＩＯコマンド
４０２ＩＯアクセスコマンド

Claims

キャッシュメモリを内蔵するＣＰＵと、該ＣＰＵに接続された共有メモリと、前記ＣＰＵに主制御バスを介して接続され、ＤＭＡ及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおけるＩＯアクセス制御方法であって、
前記ＣＰＵが、前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのＩＯアクセスコマンドを作成するステップと、
前記ＣＰＵが、前記ＩＯアクセスコマンドの開始アドレスおよびサイズから前記ＩＯアクセスコマンドが作成されているキャッシュラインの大きさを算出するステップと、
前記ＣＰＵが、前記ＩＯアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断するステップと、
該判断結果に基づいて、前記ＣＰＵが、前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のＤＭＡを起動するステップとを含み、
前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動ステップは、
前記ＣＰＵが、ライトバック命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開するステップと、
前記ＣＰＵが、前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動するステップとを有し、
前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動ステップは、
前記ＣＰＵが、ライトバック＆無効化命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化するステップと、
前記ＣＰＵが、前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動するステップと、
前記ＣＰＵが、前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断するステップとを有することを特徴とするＩＯアクセス制御方法。
前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記配下制御部は、
前記ＤＭＡにより前記共有メモリ上の前記ＩＯアクセスコマンドを解析するステップと、
該当する前記配下装置に対して前記副制御バスを介して制御するステップと
を有する請求項１に記載のＩＯアクセス制御方法。
前記判断ステップにおいて、前記ＩＯアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記配下制御部は、
前記ＤＭＡにより前記共有メモリ上の前記ＩＯアクセスコマンドを解析するステップと、
該当する前記配下装置に対して前記副制御バスを介して制御を実施するステップと、
結果を前記ＤＭＡにて前記共有メモリ上に展開するステップと、
割り込みを使用して前記ＣＰＵに読み出し完了を通知するステップと
を有する請求項１に記載のＩＯアクセス制御方法。
前記読み出し完了の通知を受けた前記ＣＰＵは、
前記中断していた処理を再開するステップと、
前記キャッシュメモリを介して前記共有メモリ上の読出し結果にアクセスするステップと
を有する請求項３に記載のＩＯアクセス制御方法。
キャッシュメモリを内蔵するＣＰＵと、該ＣＰＵに接続された共有メモリと、前記ＣＰＵに主制御バスを介して接続され、ＤＭＡ及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおいて、前記ＣＰＵに、
前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのＩＯアクセスコマンドを作成する処理と、
前記ＩＯアクセスコマンドの開始アドレスおよびサイズから前記ＩＯアクセスコマンドが展開されているキャッシュラインの大きさを算出する処理と、
前記ＩＯアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドか判断する処理と、
該判断結果に基づいて、前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のＤＭＡを起動する処理とを実行させ、
前記判断処理において前記ＩＯアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動処理で、前記ＣＰＵに、
ライトバック命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開する処理と、
前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動する処理とを実行させ、
前記判断処理において前記ＩＯアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動処理で、前記ＣＰＵに、
ライトバック＆無効化命令を使用して前記キャッシュメモリ上に作成された前記ＩＯアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化する処理と、
前記ＩＯアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、ＤＭＡを起動する処理と、
前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断する処理とを実行させるプログラム。
前記配下制御部から読み出し完了の通知を受けた前記ＣＰＵに、
前記中断していた処理を再開する処理と、
前記キャッシュメモリを介して前記共有メモリ上の読出し結果にアクセスする処理と
を実行させるための請求項５に記載のプログラム。