JPS62133555A - Ｄｍａアドレス制御方式 - Google Patents
Ｄｍａアドレス制御方式Info
- Publication number
- JPS62133555A JPS62133555A JP27335185A JP27335185A JPS62133555A JP S62133555 A JPS62133555 A JP S62133555A JP 27335185 A JP27335185 A JP 27335185A JP 27335185 A JP27335185 A JP 27335185A JP S62133555 A JPS62133555 A JP S62133555A
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- JP
- Japan
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- dma
- address
- circuit
- line
- transfer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡ （ダイレクトメモリアクセス）制御
回路を介して回線制御部へ収容された各回線ユニットと
前記回線制御部内の主記憶装置との間でデータ授受をＤ
ＭＡ方式によって行う際のＤＭＡアドレス制御方式に関
するものである。
回路を介して回線制御部へ収容された各回線ユニットと
前記回線制御部内の主記憶装置との間でデータ授受をＤ
ＭＡ方式によって行う際のＤＭＡアドレス制御方式に関
するものである。
かかる従来のＤＭＡアドレス制御方式においては、ＤＭ
Ａ制御回路内に、送・受信回線対応に各回線（ユニット
）に個別に上位ビ・ノド、下位ビットからなるＤ ＭΔ
用子アドレス回路設けていたので、各回線ユニットから
主起１１ｇ装置への、或いはその反対方向への転送デー
タ量が下位ピントで指定可能なデータ量より小となる場
合でも、下位ピッ１へのアドレス制御の他に上位ビット
のアドレス制ｆｆｆｌｌも行わなくてはならず、ＤＭＡ
アドレス制御が複雑化すると共に、ＤＭＡアドレスを拡
張する場合、送・受信回線対応に設けた各個別のＤＭＡ
用アドレス回路をそれぞれ拡張しなければならないので
、コストも高くなるという欠点があった。
Ａ制御回路内に、送・受信回線対応に各回線（ユニット
）に個別に上位ビ・ノド、下位ビットからなるＤ ＭΔ
用子アドレス回路設けていたので、各回線ユニットから
主起１１ｇ装置への、或いはその反対方向への転送デー
タ量が下位ピントで指定可能なデータ量より小となる場
合でも、下位ピッ１へのアドレス制御の他に上位ビット
のアドレス制ｆｆｆｌｌも行わなくてはならず、ＤＭＡ
アドレス制御が複雑化すると共に、ＤＭＡアドレスを拡
張する場合、送・受信回線対応に設けた各個別のＤＭＡ
用アドレス回路をそれぞれ拡張しなければならないので
、コストも高くなるという欠点があった。
本発明は、ＤＭＡアドレス制御方式において、転送デー
タ量が下位ビットで指定可能な範囲であれば、」三位ビ
ットのアドレス制御は不要にしてＤＭＡアドレス制ｊ卸
を簡単化すること、またＤＭＡアドレスを拡張する際、
その拡張を容易にすること、コストの点でも経済化を図
ること、などを解決すべき問題点としている。従って本
発明は、上述のことを可能とするＤＭＡアドレス制御方
式を提供することを目的とする。
タ量が下位ビットで指定可能な範囲であれば、」三位ビ
ットのアドレス制御は不要にしてＤＭＡアドレス制ｊ卸
を簡単化すること、またＤＭＡアドレスを拡張する際、
その拡張を容易にすること、コストの点でも経済化を図
ること、などを解決すべき問題点としている。従って本
発明は、上述のことを可能とするＤＭＡアドレス制御方
式を提供することを目的とする。
〔問題点を解決するための手段および作用〕本発明は、
ＤＭＡアドレス制御方式において、各ＤＭＡアドレスの
下位ビット用として、各回線の送受対応に個別ＤＭＡア
ドレス回路を設けるほか、送信回線または受信回線から
なる回線群対応に共通のＤＭＡ付加アドレス回路を」三
位ビット用として設け、回線制御部から前記両アドレス
回路のアドレス設定を行うようにして、共用化（共通化
）による経済化、ＤＭＡアドレス制御の簡単化、ＤＭＡ
アドレス拡張時の容易さ、を達成し、問題点の解決を図
った。
ＤＭＡアドレス制御方式において、各ＤＭＡアドレスの
下位ビット用として、各回線の送受対応に個別ＤＭＡア
ドレス回路を設けるほか、送信回線または受信回線から
なる回線群対応に共通のＤＭＡ付加アドレス回路を」三
位ビット用として設け、回線制御部から前記両アドレス
回路のアドレス設定を行うようにして、共用化（共通化
）による経済化、ＤＭＡアドレス制御の簡単化、ＤＭＡ
アドレス拡張時の容易さ、を達成し、問題点の解決を図
った。
次に図を参照して本発明の一実施例を説明する。
図は本発明の一実施例を示すブロック図である。
同図において、■は回線ユニット、２はＤＭＡ制御回路
、２１は受信用個別ＤＭＡアドレス回路、２２は送信用
個別ＤＭＡアドレス回路、２３は受信用転送ハイドカウ
ンタ、２４は送信用転送パイ ゛トカウンタ、３は回
線制御部、３Ｉば制御部、３２は主記憶装置、４は受信
用ＤＭＡ付加アドレス回路、５は送信用ＤＭＡ付加アド
レス回路、６はＤＭＡリクエスト信号、７はＤ’ＭΔア
クノリ、ジ信号、８はホールトリクニスｌ （、ｉｒ
弓、９はホールドアクノリッジ信号、ＩＯはアドレス／
データバス、１１は受信回線、１２は送信回線、である
。
、２１は受信用個別ＤＭＡアドレス回路、２２は送信用
個別ＤＭＡアドレス回路、２３は受信用転送ハイドカウ
ンタ、２４は送信用転送パイ ゛トカウンタ、３は回
線制御部、３Ｉば制御部、３２は主記憶装置、４は受信
用ＤＭＡ付加アドレス回路、５は送信用ＤＭＡ付加アド
レス回路、６はＤＭＡリクエスト信号、７はＤ’ＭΔア
クノリ、ジ信号、８はホールトリクニスｌ （、ｉｒ
弓、９はホールドアクノリッジ信号、ＩＯはアドレス／
データバス、１１は受信回線、１２は送信回線、である
。
次に、受信回線１１から回線ユニット１で受信したデー
タを、主記憶装置３２へＤＭＡ転送する受信時の動作説
明を行う。
タを、主記憶装置３２へＤＭＡ転送する受信時の動作説
明を行う。
■ 制御部３１はＤＭＡ制御回路２に対して、アドレス
／データバス１０を介して、受信用個別アドレス回路２
１にＤＭＡ転送アドレスの下位ビットを、受信用転送バ
イトカウンタ２３に転送バイト数を、受信用ＤＭＡ付加
アドレス回路４にＤＭＡ転送アドレスの上位ビットをそ
れぞれ設定する。
／データバス１０を介して、受信用個別アドレス回路２
１にＤＭＡ転送アドレスの下位ビットを、受信用転送バ
イトカウンタ２３に転送バイト数を、受信用ＤＭＡ付加
アドレス回路４にＤＭＡ転送アドレスの上位ビットをそ
れぞれ設定する。
■ 回線ユニットｌが受信回線ＩＩからデータを受信す
ると、ＤＭＡ制御回路２に対して、ＤＭＡリクエスト信
号６を送出する。
ると、ＤＭＡ制御回路２に対して、ＤＭＡリクエスト信
号６を送出する。
■ ＤＭＡ制御回路２はＤＭＡリクエスト信号６を受信
すると、制御部３１に対して、ホールドリクエスト信号
８を送出する。
すると、制御部３１に対して、ホールドリクエスト信号
８を送出する。
■ 制御部３１はボールドリクエスト信号８を受信する
と、ＤＭＡ制御回路２に対して、ホールドアクノリッジ
信号９を送出する。
と、ＤＭＡ制御回路２に対して、ホールドアクノリッジ
信号９を送出する。
■ ＤＭＡ制御回路２はボールドアクノリッジ信号９を
受イＳすると、ＤＭＡリクエスト信号６を送出した凹線
ユニットｌ及び受信用ＤＭＡ付加アドレス回路４に対し
て、ＤＭＡアクノリッジ信号７を送出する。
受イＳすると、ＤＭＡリクエスト信号６を送出した凹線
ユニットｌ及び受信用ＤＭＡ付加アドレス回路４に対し
て、ＤＭＡアクノリッジ信号７を送出する。
■ ＤＭＡ制御回路２は受信用個別アドレス回路２１内
のＤＭＡ転送アドレス下位ピッ１−を、また受信用ＤＭ
Ａ付加アドレス回路４はＤＭＡアクノリッジ信号７を受
信したことによりＤＭＡ転送アドレスの上位ビットを、
それぞれアドレス／データバス１０を介して、主記憶装
置３２に送出する。
のＤＭＡ転送アドレス下位ピッ１−を、また受信用ＤＭ
Ａ付加アドレス回路４はＤＭＡアクノリッジ信号７を受
信したことによりＤＭＡ転送アドレスの上位ビットを、
それぞれアドレス／データバス１０を介して、主記憶装
置３２に送出する。
■ 主記憶装置３２はＤ Ｍ Ａ転送アドレスの受信に
より、ＤＭＡ制御回路２の制御によりアドレス／データ
バス１０を介して回線ユニット１からのデータを該アド
レスに蓄積する。
より、ＤＭＡ制御回路２の制御によりアドレス／データ
バス１０を介して回線ユニット１からのデータを該アド
レスに蓄積する。
■ ＤＭＡ制御回路２は１ハイド転送される毎に受信用
転送ハイドカウンタ２３を更新し、■指定された転送ハ
イ）Ｒのデータが終了するまで−に記■〜■の動作を操
り返す。
転送ハイドカウンタ２３を更新し、■指定された転送ハ
イ）Ｒのデータが終了するまで−に記■〜■の動作を操
り返す。
主記す、ａ装置３２からその蓄積データを四線ユニット
１へｒ）ＭΔ転送し、送信回線１２を介して送信すると
きの動作は、先ず制御部３１が、四線Ｉ２への送信デー
タの主起１．ａ装置３２内の送信データ格納アドレスの
下位ビットを送信用個別ＤＭＡアドレス回路２２に、−
１−位ビノドを送信用ＤＭΔイー１加アドアドレス回路
、転送ハイド数を送信用転送ハイドカウンタ２４に、そ
れぞれ設定することから始まる。
１へｒ）ＭΔ転送し、送信回線１２を介して送信すると
きの動作は、先ず制御部３１が、四線Ｉ２への送信デー
タの主起１．ａ装置３２内の送信データ格納アドレスの
下位ビットを送信用個別ＤＭＡアドレス回路２２に、−
１−位ビノドを送信用ＤＭΔイー１加アドアドレス回路
、転送ハイド数を送信用転送ハイドカウンタ２４に、そ
れぞれ設定することから始まる。
これ以後の動作は、前述の受信時の動作から類推的に明
らかであると思われるので説明を省く。
らかであると思われるので説明を省く。
以上説明したように、本発明によれば
イ）」三位ビット及び下位ビットのＤＭＡアドレス回路
を送・受信回線毎に個別に設ける必要がなく、上位ビッ
ト用ＤＭＡ付加アドレス回路を他の送・受信回線と共用
化しているため経済化が図れる。
を送・受信回線毎に個別に設ける必要がなく、上位ビッ
ト用ＤＭＡ付加アドレス回路を他の送・受信回線と共用
化しているため経済化が図れる。
口）回線におけるデータのＤＭＡ転送時、転送データ景
に従ってＤＭＡ転送アドレスの更新時に上位ビット情報
の更新が不要な場合、下位ビット情報だけを更新すれば
よく、ＤＭＡアドレス制御が容易となる利点がある。
に従ってＤＭＡ転送アドレスの更新時に上位ビット情報
の更新が不要な場合、下位ビット情報だけを更新すれば
よく、ＤＭＡアドレス制御が容易となる利点がある。
ハ）【〕ＭΔ転送アドレスを拡張する場合、共用化して
いるＤＭＡ付加アドレス回路を拡張するだけで対応でき
、拡張が容易となる利点がある。
いるＤＭＡ付加アドレス回路を拡張するだけで対応でき
、拡張が容易となる利点がある。
なお、受信回線及び送信回線が混在した回線群に対して
共通に１個のＤＭＡ付加アドレス回路を設定する方式を
とっても本発明の一実施態様ということができ、同様に
共用化するＤＭＡ付加アドレス回路を受信回線または送
信回線からなる回線群毎に複数個設定する方式をとって
も、やはり本発明の一実施態様と云うことができ、本発
明は、このような場合に対しても容易に対応できる。
共通に１個のＤＭＡ付加アドレス回路を設定する方式を
とっても本発明の一実施態様ということができ、同様に
共用化するＤＭＡ付加アドレス回路を受信回線または送
信回線からなる回線群毎に複数個設定する方式をとって
も、やはり本発明の一実施態様と云うことができ、本発
明は、このような場合に対しても容易に対応できる。
図は本発明の一実施例を示すブＩＩツク図である。
符号の説明
■・・・回線ユニット、２・・・ＤＭＡ制御回路、２１
・・・受信用個別ＤＭＡアドレス回路、２２・・・送信
用個別ＤＭＡアドレス回路、２３・・・受信用転送ハイ
ドカウンタ、２４・・・送信用転送ハイドカウンタ、３
・・・回線制御部、３Ｉ・・・制御部、３２・・・主記
憶装置、４・・・受信用ＤＭＡ付加アドレス回路、５・
・・送信用ＤＭＡ付加アドレス＠路、６・・・ＤＭＡリ
クエスト信号、７・・・ＤＭＡアクノリッジ信号、８・
・・ホールドリクエスト信号、９・・・ホールドアクノ
リッジ信号、１０・・・アドレス／データバス、１１・
・・受信回線、１２・・・送信回線
・・・受信用個別ＤＭＡアドレス回路、２２・・・送信
用個別ＤＭＡアドレス回路、２３・・・受信用転送ハイ
ドカウンタ、２４・・・送信用転送ハイドカウンタ、３
・・・回線制御部、３Ｉ・・・制御部、３２・・・主記
憶装置、４・・・受信用ＤＭＡ付加アドレス回路、５・
・・送信用ＤＭＡ付加アドレス＠路、６・・・ＤＭＡリ
クエスト信号、７・・・ＤＭＡアクノリッジ信号、８・
・・ホールドリクエスト信号、９・・・ホールドアクノ
リッジ信号、１０・・・アドレス／データバス、１１・
・・受信回線、１２・・・送信回線
Claims (1)
- 【特許請求の範囲】 １）ＤＭＡ（ダイレクトメモリアクセス）制御回路を介
して回線制御部へ収容された各回線ユニットと前記回線
制御部内の主記憶装置との間でデータ授受をＤＭＡ方式
によって行う際のＤＭＡアドレス制御方式において、 各ＤＭＡアドレスの下位ビット用として、各回線の送受
対応に個別ＤＭＡアドレス回路を前記ＤＭＡ制御回路内
に設けるほか、送信回線または受信回線からなる回線群
対応に共通のＤＭＡ付加アドレス回路を各ＤＭＡアドレ
スの上位ビット用として設け、前記回線制御部から個別
ならびに共通の前記両アドレス回路にアドレス設定を行
い、個別のＤＭＡアドレス回路はＤＭＡ転送アドレスの
下位ビットを、共通のＤＭＡアドレス回路は上位ビット
を、それぞれ出力するようにしたことを特徴とするＤＭ
Ａアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27335185A JPS62133555A (ja) | 1985-12-06 | 1985-12-06 | Ｄｍａアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27335185A JPS62133555A (ja) | 1985-12-06 | 1985-12-06 | Ｄｍａアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133555A true JPS62133555A (ja) | 1987-06-16 |
Family
ID=17526685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27335185A Pending JPS62133555A (ja) | 1985-12-06 | 1985-12-06 | Ｄｍａアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513270A (ja) * | 2009-12-04 | 2013-04-18 | ナパテック アクティーゼルスカブ | タイムスタンプの記録と中央制御装置を用いた多数のアダプタによるデータフレームの分散処理 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493935A (en) * | 1978-01-06 | 1979-07-25 | Hitachi Ltd | Communication control unit |
| JPS56162165A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Data transfer system |
| JPS5949624A (ja) * | 1982-09-15 | 1984-03-22 | Omron Tateisi Electronics Co | デ−タ転送装置 |
-
1985
- 1985-12-06 JP JP27335185A patent/JPS62133555A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493935A (en) * | 1978-01-06 | 1979-07-25 | Hitachi Ltd | Communication control unit |
| JPS56162165A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Data transfer system |
| JPS5949624A (ja) * | 1982-09-15 | 1984-03-22 | Omron Tateisi Electronics Co | デ−タ転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513270A (ja) * | 2009-12-04 | 2013-04-18 | ナパテック アクティーゼルスカブ | タイムスタンプの記録と中央制御装置を用いた多数のアダプタによるデータフレームの分散処理 |
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