JPS5943022B2 - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS5943022B2 JPS5943022B2 JP6917079A JP6917079A JPS5943022B2 JP S5943022 B2 JPS5943022 B2 JP S5943022B2 JP 6917079 A JP6917079 A JP 6917079A JP 6917079 A JP6917079 A JP 6917079A JP S5943022 B2 JPS5943022 B2 JP S5943022B2
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- slot
- station
- unit
- transmission
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- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明はループ伝送路を介して情報を伝送するデータ伝
送装置に関する。
送装置に関する。
プロセス制御装置は、散在する多数のセンサ等の入出力
装置及びその情報を処理するデータ処理装置を有するの
で、これらを相互接続するのに少ないケーブ量で済むル
ープ伝送路を備えたデータ伝送装置、いわゆるデータ・
ウェイ・システムを用いることが多い。
装置及びその情報を処理するデータ処理装置を有するの
で、これらを相互接続するのに少ないケーブ量で済むル
ープ伝送路を備えたデータ伝送装置、いわゆるデータ・
ウェイ・システムを用いることが多い。
第１図に従来のデータ伝送装置の接続図を示す。図にお
いて、同期ステーション１は、ループ伝送路１ａにより
データ・ステーション２、３及び４に接続され、第２図
に示すようなフレーム５を発生してループ伝送路１ａに
送出している。第２図を説明する。
いて、同期ステーション１は、ループ伝送路１ａにより
データ・ステーション２、３及び４に接続され、第２図
に示すようなフレーム５を発生してループ伝送路１ａに
送出している。第２図を説明する。
フレームは、各データ・ステーション２、３及び４を同
期させるための同期スロットＳＹＮと、各データ・ステ
ーション２、３及び４（ｎ＝４とする。）に固有に割り
付けられたデータ・スロット５ＬＴ１〜５ＬＴｎとを有
する。各データ・スロット５ＬＴ１〜５ＬＴｎは、それ
が使用されていることを示すフラグＦ、データ・ＤＡＴ
Ａに挿入された情報のカテゴリを示す制御フラグＣＯＮ
Ｔ及び伝送されるべき情報が挿入されるデータＤＡＴＡ
の各領域を有する。第１図の説明に戻る。データ・ステ
ーション２、３及び４は、それぞれプロセス・ライン制
御装置（以下、プロコンという。）６、７及び８を接続
している。プロコン６、７及び８は、プロセス−ライン
９に接続され、これを制御すると共に、データ・ステー
ション２、３及び４を介してつまり第２図に示すフレー
ムを介して情報の伝送即ち授受を行つている。一方、設
定表示盤１０がセンサ・ベース１１，１２及び１３にそ
れぞれケーブル１０ａ，１０ｂ及び１０ｃにより接続さ
れており、両者間で情報の授受を行つている。この情報
は、プロセス制御ラインの特性から、例えばオフ又はオ
ンの情報より成り、情報量が少ないつまり情報長が短か
いのが通常である。従来のデータ伝送装置は、以上のよ
うに構成されているので、伝送効率が低く、経済性が悪
い欠点があり、また、センサ・ベースの情報がプロコン
の情報と全く性質を異にするため、両者を同一の伝送路
を用いて伝送するのに適合せず、両者を同じ形式のデー
タ・スロツトで伝送すれば伝送効率を低下させる欠点が
あつた。
期させるための同期スロットＳＹＮと、各データ・ステ
ーション２、３及び４（ｎ＝４とする。）に固有に割り
付けられたデータ・スロット５ＬＴ１〜５ＬＴｎとを有
する。各データ・スロット５ＬＴ１〜５ＬＴｎは、それ
が使用されていることを示すフラグＦ、データ・ＤＡＴ
Ａに挿入された情報のカテゴリを示す制御フラグＣＯＮ
Ｔ及び伝送されるべき情報が挿入されるデータＤＡＴＡ
の各領域を有する。第１図の説明に戻る。データ・ステ
ーション２、３及び４は、それぞれプロセス・ライン制
御装置（以下、プロコンという。）６、７及び８を接続
している。プロコン６、７及び８は、プロセス−ライン
９に接続され、これを制御すると共に、データ・ステー
ション２、３及び４を介してつまり第２図に示すフレー
ムを介して情報の伝送即ち授受を行つている。一方、設
定表示盤１０がセンサ・ベース１１，１２及び１３にそ
れぞれケーブル１０ａ，１０ｂ及び１０ｃにより接続さ
れており、両者間で情報の授受を行つている。この情報
は、プロセス制御ラインの特性から、例えばオフ又はオ
ンの情報より成り、情報量が少ないつまり情報長が短か
いのが通常である。従来のデータ伝送装置は、以上のよ
うに構成されているので、伝送効率が低く、経済性が悪
い欠点があり、また、センサ・ベースの情報がプロコン
の情報と全く性質を異にするため、両者を同一の伝送路
を用いて伝送するのに適合せず、両者を同じ形式のデー
タ・スロツトで伝送すれば伝送効率を低下させる欠点が
あつた。
本発明は、このような従来装置の欠点を除去するために
なされたもので、プロコン、センサ・ベース等の全ての
情報をループ伝送路を介して伝送すると共に伝送効率を
向上できるデータ伝送装置を提供することを目的とする
。
なされたもので、プロコン、センサ・ベース等の全ての
情報をループ伝送路を介して伝送すると共に伝送効率を
向上できるデータ伝送装置を提供することを目的とする
。
本発明のデータ伝送装置は、プロコン、センサ・ベース
、設定表示盤等をループ伝送路に接続されたデータ・ス
テーシヨンを介して相互接続すると共に、情報の受信を
指定するアドレス用のアドレス・スロツト、各プロコン
に固有に割り当てられ、プロツクの情報を伝送するデー
タ・スロツト及び各センサ・ベースに固有に割り当てら
れ、それぞれの情報を伝送するデータ・スロツトを有す
るフレームを介して伝送を行うものである。
、設定表示盤等をループ伝送路に接続されたデータ・ス
テーシヨンを介して相互接続すると共に、情報の受信を
指定するアドレス用のアドレス・スロツト、各プロコン
に固有に割り当てられ、プロツクの情報を伝送するデー
タ・スロツト及び各センサ・ベースに固有に割り当てら
れ、それぞれの情報を伝送するデータ・スロツトを有す
るフレームを介して伝送を行うものである。
以下、本発明の一実施例を図について説明する。
第３図は本発明のデータ伝送装置の概要接続図である。
同期ステーシヨン１４及びデータ・ステーシヨン１５〜
２１はループ伝送路１４ａを介して相互接続される。デ
ータ・ステーシヨン１５には設定表示盤２２、データ・
ステーシヨン１６にはセンサ・ベース２３、データ・ス
テーシヨン１７にはプロコン２４、データ・ステーシヨ
ン１８にはセンサ・ベース２５、データ・ステーシヨン
１９にはプロコン２６、データ・ステーシヨン２０には
センサ・ベース２７、そしてデータ・ステーシヨン２１
にはプロコン２８が接続される。センサ・ベース２３，
２５，２７、プロコン２４，２６，２８は、プロセス・
ライン９に接続され、情報の授受を行つている。第４図
は、同期ステーシヨン１４で生成されるフレームの構成
を示す。
同期ステーシヨン１４及びデータ・ステーシヨン１５〜
２１はループ伝送路１４ａを介して相互接続される。デ
ータ・ステーシヨン１５には設定表示盤２２、データ・
ステーシヨン１６にはセンサ・ベース２３、データ・ス
テーシヨン１７にはプロコン２４、データ・ステーシヨ
ン１８にはセンサ・ベース２５、データ・ステーシヨン
１９にはプロコン２６、データ・ステーシヨン２０には
センサ・ベース２７、そしてデータ・ステーシヨン２１
にはプロコン２８が接続される。センサ・ベース２３，
２５，２７、プロコン２４，２６，２８は、プロセス・
ライン９に接続され、情報の授受を行つている。第４図
は、同期ステーシヨン１４で生成されるフレームの構成
を示す。
フレームは、第４図の左側より１頃に同期スロツトＳＹ
Ｎと、アドレス・スロツトＡＤＲと、各プロコン２４，
２６，２８のそれぞれにデータステーシヨン１７，１９
，２１を介して固有に割り当てられ、プロツクの情報を
伝送するデータ・スロツトＰＣｌ〜ＰＣｎ（ただし、第
３図の例ではｎ＝３とする。）と、設定表示盤２２及び
センサ・ベース２３，２５，２７に、データステーシヨ
ン１５，１６，１８，２０を介してそれぞれ固有に割り
当てられ、それぞれの情報を伝送するデータ・スロツト
１０１〜ＩＯｍ（ただし、第３図の例ではｍ＝４とする
。）とから成る。第５図は、データ・ステーシヨン２０
の詳細を示すプロツク図で、データ・ステーシヨン１５
，１６，１８も同様の構成を有する。
Ｎと、アドレス・スロツトＡＤＲと、各プロコン２４，
２６，２８のそれぞれにデータステーシヨン１７，１９
，２１を介して固有に割り当てられ、プロツクの情報を
伝送するデータ・スロツトＰＣｌ〜ＰＣｎ（ただし、第
３図の例ではｎ＝３とする。）と、設定表示盤２２及び
センサ・ベース２３，２５，２７に、データステーシヨ
ン１５，１６，１８，２０を介してそれぞれ固有に割り
当てられ、それぞれの情報を伝送するデータ・スロツト
１０１〜ＩＯｍ（ただし、第３図の例ではｍ＝４とする
。）とから成る。第５図は、データ・ステーシヨン２０
の詳細を示すプロツク図で、データ・ステーシヨン１５
，１６，１８も同様の構成を有する。
図において、ユニツト２９は、ループ伝送路１４ａに結
合されると共に、バス２９ａを介してスキヤニング制御
及び送信機能を有するユニツト３０と、受信機能及び受
信した情報を分配する制御機能を有するユニツト３１と
に接続される。ユニツト３０は、バス３０ａ及びセンサ
・ベース２７の情報を入力しているユニツト３２−１〜
３２−ｎを介してセンサ・ベース２７に接続される。ユ
ニツト３１は、バス３１ａ及び受信した情報を転送する
ユニツト３３−１〜３３−ｎを介してセンサ・ベース２
７に接続される。第６図はデータ・ステーシヨン１９の
詳細を示すプロツク図で、データ・ステーシヨン１７，
２１も同様の構成を有する。
合されると共に、バス２９ａを介してスキヤニング制御
及び送信機能を有するユニツト３０と、受信機能及び受
信した情報を分配する制御機能を有するユニツト３１と
に接続される。ユニツト３０は、バス３０ａ及びセンサ
・ベース２７の情報を入力しているユニツト３２−１〜
３２−ｎを介してセンサ・ベース２７に接続される。ユ
ニツト３１は、バス３１ａ及び受信した情報を転送する
ユニツト３３−１〜３３−ｎを介してセンサ・ベース２
７に接続される。第６図はデータ・ステーシヨン１９の
詳細を示すプロツク図で、データ・ステーシヨン１７，
２１も同様の構成を有する。
図において、ユニツト３４は、ループ伝送路１４ａに結
合されると共にバス３４ａを介してセンサ・ベース・デ
ータ送信用のユニツト、３５−２及びセンサ・ベース・
データ受信用のユニツト、３６−２に接続される。ユニ
ツト３５−１，３６−１はバス３７を介してインタフエ
ース・ユニツト３８に接続される。ユニツト３５−２，
３６−２、インタ・フエース・ユニツト３８はバス３９
を介してプロコン２６に接続される。ここで、ユニツト
３５−２は、プロコン２６のデータ・メモリを有し、送
信のときはデータ・メモリをスキヤニングしてデータを
送出する。ユニツト３６−２は、受信すべきプロセス入
カニニット群の写像をもつイメージ・メモリを有する。
次に動作について説明する。
合されると共にバス３４ａを介してセンサ・ベース・デ
ータ送信用のユニツト、３５−２及びセンサ・ベース・
データ受信用のユニツト、３６−２に接続される。ユニ
ツト３５−１，３６−１はバス３７を介してインタフエ
ース・ユニツト３８に接続される。ユニツト３５−２，
３６−２、インタ・フエース・ユニツト３８はバス３９
を介してプロコン２６に接続される。ここで、ユニツト
３５−２は、プロコン２６のデータ・メモリを有し、送
信のときはデータ・メモリをスキヤニングしてデータを
送出する。ユニツト３６−２は、受信すべきプロセス入
カニニット群の写像をもつイメージ・メモリを有する。
次に動作について説明する。
第７図は、同期ステーシヨン１４によつて発生されるア
ドレス・スロツトＡＤＲの内容の変化に従い、データス
テーシヨン２０のユニツト３０がユニツト３２−１〜３
２−ｎをスキヤニングし、各フレームのデータ・スロツ
ト１０１に情報を送出するのを示し、同様にしてデータ
ステーシヨン１９のユニツト３５一２が各フレームのデ
ータ・スロツト１０２に情報を送出するのを示す。受信
の場合は、第５図のユニツト３３−１に例えばアドレス
０゛゜を割り付けておき、アドレス６０１のデータ・ス
ロツト１０２を受信できるようにしておく。
ドレス・スロツトＡＤＲの内容の変化に従い、データス
テーシヨン２０のユニツト３０がユニツト３２−１〜３
２−ｎをスキヤニングし、各フレームのデータ・スロツ
ト１０１に情報を送出するのを示し、同様にしてデータ
ステーシヨン１９のユニツト３５一２が各フレームのデ
ータ・スロツト１０２に情報を送出するのを示す。受信
の場合は、第５図のユニツト３３−１に例えばアドレス
０゛゜を割り付けておき、アドレス６０１のデータ・ス
ロツト１０２を受信できるようにしておく。
ユニツト３１がアドレス・スロツトＡＤＲの内容が゛０
゛であることを検出したときは、データ・スロツト１０
２の内容をユニツト３３−１に転送する。データステー
シヨン１９のデータメモリ３５一２、伝送フレーム及び
データステーシヨン１５，１６，１８，２０の各ユニツ
ト３３−１〜３３−ｒ間の関係を第８図のプロツク図に
ついて以下説明する。
゛であることを検出したときは、データ・スロツト１０
２の内容をユニツト３３−１に転送する。データステー
シヨン１９のデータメモリ３５一２、伝送フレーム及び
データステーシヨン１５，１６，１８，２０の各ユニツ
ト３３−１〜３３−ｒ間の関係を第８図のプロツク図に
ついて以下説明する。
図中、Ａはデータステーシヨン１９のデータメモリ３５
−２のマツプ、Ｂは伝送フレームでの乗込位置、Ｃはデ
ータステーシヨン１５，１６，１８，２０のユニツト３
３−１〜３３−ｒの受信データを示す。
−２のマツプ、Ｂは伝送フレームでの乗込位置、Ｃはデ
ータステーシヨン１５，１６，１８，２０のユニツト３
３−１〜３３−ｒの受信データを示す。
データステーシヨン１５，１６，１８，２０の各ステー
シヨンのユニツト３３−１〜３３−ｒが伝送スロツトの
データを受信させるか否かは設定において行なうことが
できる。
シヨンのユニツト３３−１〜３３−ｒが伝送スロツトの
データを受信させるか否かは設定において行なうことが
できる。
第８図において、ステーシヨン１９のデータメモリ３５
−２は、アドレスＡ＋０〜Ａ＋ｒ−１までデータ３５−
２−１〜３５−２−ｒが書込まれている。
−２は、アドレスＡ＋０〜Ａ＋ｒ−１までデータ３５−
２−１〜３５−２−ｒが書込まれている。
このアドレスＡ＋０〜Ａ＋ｒ−１は、伝送スロツト１０
２とアドレススロツトＡＤＲの内容０−ｒ−１とによつ
て１：１の関係が持たせられており、例えばアドレスＡ
＋０とＩＯ２＋ＡＤＲＯがデータメモリ３５−２の同一
アドレスを示す様になされている。ユニツト３４が伝送
フレームの中からアドレススロツトＡＤＲを受信してユ
ニツト３５−２に渡し、引続いてユニツト３４が伝送ス
ロツト１０２を検出したときはユニツト３５−２では該
当するメモリアドレスの位置からデータを読み出して、
ユニツト３４に渡し、ここで伝送スロツト１０２に乗り
込ませることができる。この様にしてユニツト３５−２
のアドレスＡ＋Ｏ−Ａ＋ｒ−１までのデータを全て伝送
スロツト１０２にアドレススロツトＡＤＲに従つて送出
することができる。一方、データステーシヨン２０での
受信動作は、ユニツト２９ユニツト３１及びユニツト３
３−１〜３３−ｒによつてなさわる。ユニツト２９はア
ドレススロツトＡＤＲを受信してユニツト３１に渡し、
引続てスロツト０２を検出したときそのデータ及び伝送
スロツト１０２をユニツト３１に渡す。ユニツト３１は
、伝送スロツト１０２とアドレススロツトＡＤＲとの内
容によつてユニツト３３−１〜３３−ｒの内、該当する
１つを選択して、これに伝送スロツト１０２で受信した
データを渡すことができる。この様にして伝送スロツト
１０２のデータはこのスロツト番号及びアドレススロツ
トＡＤＲの内容に従つて、順次ユニツト３３−１〜３３
−ｒまで渡されることになる。次に、同期ステーシヨン
１４によつて発生されるアドレス・スロツトＡＤＲの内
容の変化の詳細について第７図を参照して説明する。
２とアドレススロツトＡＤＲの内容０−ｒ−１とによつ
て１：１の関係が持たせられており、例えばアドレスＡ
＋０とＩＯ２＋ＡＤＲＯがデータメモリ３５−２の同一
アドレスを示す様になされている。ユニツト３４が伝送
フレームの中からアドレススロツトＡＤＲを受信してユ
ニツト３５−２に渡し、引続いてユニツト３４が伝送ス
ロツト１０２を検出したときはユニツト３５−２では該
当するメモリアドレスの位置からデータを読み出して、
ユニツト３４に渡し、ここで伝送スロツト１０２に乗り
込ませることができる。この様にしてユニツト３５−２
のアドレスＡ＋Ｏ−Ａ＋ｒ−１までのデータを全て伝送
スロツト１０２にアドレススロツトＡＤＲに従つて送出
することができる。一方、データステーシヨン２０での
受信動作は、ユニツト２９ユニツト３１及びユニツト３
３−１〜３３−ｒによつてなさわる。ユニツト２９はア
ドレススロツトＡＤＲを受信してユニツト３１に渡し、
引続てスロツト０２を検出したときそのデータ及び伝送
スロツト１０２をユニツト３１に渡す。ユニツト３１は
、伝送スロツト１０２とアドレススロツトＡＤＲとの内
容によつてユニツト３３−１〜３３−ｒの内、該当する
１つを選択して、これに伝送スロツト１０２で受信した
データを渡すことができる。この様にして伝送スロツト
１０２のデータはこのスロツト番号及びアドレススロツ
トＡＤＲの内容に従つて、順次ユニツト３３−１〜３３
−ｒまで渡されることになる。次に、同期ステーシヨン
１４によつて発生されるアドレス・スロツトＡＤＲの内
容の変化の詳細について第７図を参照して説明する。
例えば、データ・ステーシヨン２０のユニツト３２−１
から情報をデータ・ステーシヨン１９のユニツト３６−
２に伝送するものとし、またユニツト３２−１にアドレ
ス・スロツトＡＤＲを００″とするアドレス及びデータ
・スロツト１０１が割り当てられているものとする。こ
の場合、ユニツト３６−２のイメージ・メモリには、６
０″を内容とするアドレス・スロツトＡＤＲのフレーム
におけるデータ・スロツト０１の情報が書き込まれる。
「第９図はデータステーシヨン１５，１６，１８及び２
０」のユニツト３２−１〜３２−ｒ１伝送フレーム及び
データステーシヨン１７，１９，２１のイメージメモリ
３６−２間の関係を示すプロツク図である。
から情報をデータ・ステーシヨン１９のユニツト３６−
２に伝送するものとし、またユニツト３２−１にアドレ
ス・スロツトＡＤＲを００″とするアドレス及びデータ
・スロツト１０１が割り当てられているものとする。こ
の場合、ユニツト３６−２のイメージ・メモリには、６
０″を内容とするアドレス・スロツトＡＤＲのフレーム
におけるデータ・スロツト０１の情報が書き込まれる。
「第９図はデータステーシヨン１５，１６，１８及び２
０」のユニツト３２−１〜３２−ｒ１伝送フレーム及び
データステーシヨン１７，１９，２１のイメージメモリ
３６−２間の関係を示すプロツク図である。
図中、Ａはステーシヨン２０の各ユニツト３２−１〜３
２−ｒのデータイメージ、Ｂはステーシヨン１８の各ユ
ニツト３２−１〜３２−ｒのデータイメージ、Ｃはステ
ーシヨン１６の各ユニツト３２−１〜３２−ｒのデータ
イメージ、Ｄはステーシヨン２０の各ユニツト３２一１
〜３２−ｒのデータ、Ｅはステーシヨン１８の各ユニツ
ト３２−１〜３２−ｒのデータ、Ｆはステーシヨン１６
の各ユニツト３２−１〜３２−ｒのデータ、Ｇはデータ
ステーシヨン１７，１８，１９，２１のユニツト３６−
２のイメージメモリマツプ、Ｈは伝送フレームでの乗込
位置、データステーシヨン１５，１６，１８，２０のユ
ニツト３２−１〜３２−ｒのデータを示す。第９図にお
いて、データステーシヨン１７，１９，２１のユニツト
３６−２のイメージメモリは、アドレス０−ｒまでがデ
ータステーシヨン２０のユニツト３２−１〜３２−ｒと
１：１で対応し、アドレスｒ−ｒ＋ｒ−１までがデータ
ステーシヨン１８のユニツト３２−１〜３２−ｒと１：
１で対応し、以下データステーシヨン１６及び１５につ
いても同様に連続的に１：１に対応づけされている。
２−ｒのデータイメージ、Ｂはステーシヨン１８の各ユ
ニツト３２−１〜３２−ｒのデータイメージ、Ｃはステ
ーシヨン１６の各ユニツト３２−１〜３２−ｒのデータ
イメージ、Ｄはステーシヨン２０の各ユニツト３２一１
〜３２−ｒのデータ、Ｅはステーシヨン１８の各ユニツ
ト３２−１〜３２−ｒのデータ、Ｆはステーシヨン１６
の各ユニツト３２−１〜３２−ｒのデータ、Ｇはデータ
ステーシヨン１７，１８，１９，２１のユニツト３６−
２のイメージメモリマツプ、Ｈは伝送フレームでの乗込
位置、データステーシヨン１５，１６，１８，２０のユ
ニツト３２−１〜３２−ｒのデータを示す。第９図にお
いて、データステーシヨン１７，１９，２１のユニツト
３６−２のイメージメモリは、アドレス０−ｒまでがデ
ータステーシヨン２０のユニツト３２−１〜３２−ｒと
１：１で対応し、アドレスｒ−ｒ＋ｒ−１までがデータ
ステーシヨン１８のユニツト３２−１〜３２−ｒと１：
１で対応し、以下データステーシヨン１６及び１５につ
いても同様に連続的に１：１に対応づけされている。
また伝送フレームの伝送スロツトについても１０１がデ
ータステーシヨン２０用に、１０３がデータステーシヨ
ン１８用に、１０５がデータステーシヨン１６用に１０
７（第９図では省略）がデータステーシヨン１５用に割
付られている。データステージ甲ン２０での送信動作は
ユニツト２９（このユニツトは送受信成能を持つている
）、ユニツト３０及びユニツト３２−１〜３２−ｒによ
つて行なわれる。
ータステーシヨン２０用に、１０３がデータステーシヨ
ン１８用に、１０５がデータステーシヨン１６用に１０
７（第９図では省略）がデータステーシヨン１５用に割
付られている。データステージ甲ン２０での送信動作は
ユニツト２９（このユニツトは送受信成能を持つている
）、ユニツト３０及びユニツト３２−１〜３２−ｒによ
つて行なわれる。
ユニツト２９がアドレススＡＤＲを受信してユニツト３
０に渡し、さらにスロツト１０１を検出したとき、スロ
ツト１０１をユニツト３０に渡す。ユニツト３０ではこ
れによつてユニツト３２−１〜３２−ｒの内該当するも
のを選択してそのデータを取り込み、ユニツト２９に渡
すことによつて送信動作を行なう。一方、データステー
シヨン１９での受信動作は、ユニツト３４及びユニツト
３６−２によつて行なわれる。ユニツト３４は、データ
ステーシヨン２０のユニツト２９と同一の機能を持つて
いる。ユニツト３６−２ではスロツト１０１及びアドレ
スＡＤＲを受け取ることによつてただちに該当アドレス
を指定し、受取つたスロツト１０１のデータをユニツト
３６−２の中のイメージメモリの該当アドレスに書込む
ことができる。この様にして伝送スカツト及びアドレス
スロツトによつて指示されたアドレスに従つて伝送スロ
ツト中のデータを順次取り込んでいくことができる。同
期ステーシヨン１４から６０″を内容とするアドレス・
スロツトのフレームが送出され、伝送路１４ａを→して
再び同期ステーシヨン１４にこのフレームが戻るまでの
期間において、データ・ステーシヨン２０は、アドレス
・スロツトＡＤＲが００１のフレームのデータ・スロツ
ト１０１を検出し、これに情報を挿入する。
０に渡し、さらにスロツト１０１を検出したとき、スロ
ツト１０１をユニツト３０に渡す。ユニツト３０ではこ
れによつてユニツト３２−１〜３２−ｒの内該当するも
のを選択してそのデータを取り込み、ユニツト２９に渡
すことによつて送信動作を行なう。一方、データステー
シヨン１９での受信動作は、ユニツト３４及びユニツト
３６−２によつて行なわれる。ユニツト３４は、データ
ステーシヨン２０のユニツト２９と同一の機能を持つて
いる。ユニツト３６−２ではスロツト１０１及びアドレ
スＡＤＲを受け取ることによつてただちに該当アドレス
を指定し、受取つたスロツト１０１のデータをユニツト
３６−２の中のイメージメモリの該当アドレスに書込む
ことができる。この様にして伝送スカツト及びアドレス
スロツトによつて指示されたアドレスに従つて伝送スロ
ツト中のデータを順次取り込んでいくことができる。同
期ステーシヨン１４から６０″を内容とするアドレス・
スロツトのフレームが送出され、伝送路１４ａを→して
再び同期ステーシヨン１４にこのフレームが戻るまでの
期間において、データ・ステーシヨン２０は、アドレス
・スロツトＡＤＲが００１のフレームのデータ・スロツ
ト１０１を検出し、これに情報を挿入する。
このフレームは、同期ステーシヨン１４を通過し、デー
タ・ステーシヨン１９に伝送される。つまり、同期ステ
ーシヨン１４は、同一内容のアドレス・スロツトＡＤＲ
を有するフレームを２回送出するものである。なお、上
記実施例では、同期ストロッドＳＹＮの次にアドレス・
スロツトＡＤＲを配列させたが、これらはデータ・スロ
ツト０１の前であれば、いずれのタイム・スロツトでも
よい。
タ・ステーシヨン１９に伝送される。つまり、同期ステ
ーシヨン１４は、同一内容のアドレス・スロツトＡＤＲ
を有するフレームを２回送出するものである。なお、上
記実施例では、同期ストロッドＳＹＮの次にアドレス・
スロツトＡＤＲを配列させたが、これらはデータ・スロ
ツト０１の前であれば、いずれのタイム・スロツトでも
よい。
以上のように、本発明によれば、プロコン及びセンサ・
ベースの情報を同一の伝送路及びフレームを介して伝送
するようにしたので、ケーブルの節約ができる。
ベースの情報を同一の伝送路及びフレームを介して伝送
するようにしたので、ケーブルの節約ができる。
第１図は従来のデータ伝送装置の接続図、第２図は従来
のデータ伝送装置で用いられるフレームの構成図、第３
図は本発明のデータ伝送装置の接続図、第４図は本発明
のデータ伝送装置で用いられるフレームの構成図、第５
図はセンサ・ベースのデータ・ステーシヨンのプロツク
図、第６図はプロコンのデータ・ステーシヨンのプロツ
ク図、第７図は動作における本発明のフレームを説明す
る第８図はデータステーシヨンのデータメモリ、伝送フ
レーム及びデータステーシヨンの各ユニツト間の関係を
示すプロツク図、第９図はデータステーシヨンのユニツ
ト、伝送フレーム及びデータステーシヨンのイメージメ
モリ間の関係を示すプロツク図である。 １，１４・・・・・・同期ステーシヨン、２〜４，１６
〜２１・・・・・・データ・ステーシヨン、６，７，８
，２４，２６，２８・・・・・・プロコン、１１，１２
，１３，２３，２５，２７・・・・・・センサ・ベース
、２９，３０，３１，３２−１，３２−Ｎ，３３一１〜
３３−Ｎ，３４，３５−１，３５−２，３６−１，３６
−２・・・・・・ユニツト、３８・・・・・・インタフ
ニース・ユニツト。
のデータ伝送装置で用いられるフレームの構成図、第３
図は本発明のデータ伝送装置の接続図、第４図は本発明
のデータ伝送装置で用いられるフレームの構成図、第５
図はセンサ・ベースのデータ・ステーシヨンのプロツク
図、第６図はプロコンのデータ・ステーシヨンのプロツ
ク図、第７図は動作における本発明のフレームを説明す
る第８図はデータステーシヨンのデータメモリ、伝送フ
レーム及びデータステーシヨンの各ユニツト間の関係を
示すプロツク図、第９図はデータステーシヨンのユニツ
ト、伝送フレーム及びデータステーシヨンのイメージメ
モリ間の関係を示すプロツク図である。 １，１４・・・・・・同期ステーシヨン、２〜４，１６
〜２１・・・・・・データ・ステーシヨン、６，７，８
，２４，２６，２８・・・・・・プロコン、１１，１２
，１３，２３，２５，２７・・・・・・センサ・ベース
、２９，３０，３１，３２−１，３２−Ｎ，３３一１〜
３３−Ｎ，３４，３５−１，３５−２，３６−１，３６
−２・・・・・・ユニツト、３８・・・・・・インタフ
ニース・ユニツト。
Claims (1)
- １ 複数のデータステーションをループ伝送路により直
列接続し、同期ステーションより同期スロット、共通ア
ドレススロット及び複数のデータスロットからなる伝送
フレームを前記ループ伝送路に送出して、該伝送フレー
ムを介して前記データステーション間の情報の交換を行
なうデータ伝送装置において、前記データステーション
は前記伝送フレームの共通アドレススロットのアドレス
受信機能と前記複数のデータスロットのデータ送信、受
信機能を有し、前記データステーションが取扱うデータ
群の各データワードは固有のアドレスを有し、前記固有
アドレスのデータは、前記共通アドレススロットの内容
と、前記データスロットの番号によつて一意的にアドレ
スされ、前記データステーションの送信機能は前記一意
的にアドレスされた固有データワードを定められたデー
タスロットに送出し、前記データステーションの受信機
能は、前記共通アドレススロットとデータスロットの番
号によつてアドレスされる全てのデータスロット中の全
てのデータを受信するように構成されていることを特徴
としたデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917079A JPS5943022B2 (ja) | 1979-05-30 | 1979-05-30 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917079A JPS5943022B2 (ja) | 1979-05-30 | 1979-05-30 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55159653A JPS55159653A (en) | 1980-12-11 |
| JPS5943022B2 true JPS5943022B2 (ja) | 1984-10-19 |
Family
ID=13394964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6917079A Expired JPS5943022B2 (ja) | 1979-05-30 | 1979-05-30 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943022B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159940A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | ル−プ状デ−タハイウエイにおける非同期デ−タ伝送方式 |
| EP0380680B1 (en) * | 1988-05-17 | 1996-03-06 | Kabushiki Kaisha Komatsu Seisakusho | Series controller |
-
1979
- 1979-05-30 JP JP6917079A patent/JPS5943022B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55159653A (en) | 1980-12-11 |
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