JPH04195360A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH04195360A JPH04195360A JP32257190A JP32257190A JPH04195360A JP H04195360 A JPH04195360 A JP H04195360A JP 32257190 A JP32257190 A JP 32257190A JP 32257190 A JP32257190 A JP 32257190A JP H04195360 A JPH04195360 A JP H04195360A
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はマルチプロセッサシステムに関するもので、特
に詳細にはマルチプロセッサ間通信に適したプロセッシ
ングエレメントの構造と通信制御方法、および本マルチ
プロセッサシステムに適したマイクロプロセッサとマル
チポートＲＡＭに関する。
に詳細にはマルチプロセッサ間通信に適したプロセッシ
ングエレメントの構造と通信制御方法、および本マルチ
プロセッサシステムに適したマイクロプロセッサとマル
チポートＲＡＭに関する。
（従来の技術）
従来のマルチプロセッサシステムにおけるデータ通信方
式としては、密結合方式および疎結合方式がある。密結
合方式は複数のプロセッサが共有バスを介して共有の主
記憶をアクセスすることにより通信を行なう方式である
。この方式の欠点は、共有バスに対するアービトレイシ
ョンおよびバスバンド幅の影響が大きくプロセッサ数が
増加すると動作効率が著しく低下する。そこで従来ては
プロセッサごとにローカルバスおよびローカルメモリを
有した構造のプロセッサを用いることによりプロセッサ
の負担を軽くしている。しかし、ローカルバスはデータ
転送中塞がるため、プロセッサはローカルバスを使用す
ることができずに実行待ちの状態となる。よってプロセ
ッサのスルーブツトが低いという欠点を有する。
式としては、密結合方式および疎結合方式がある。密結
合方式は複数のプロセッサが共有バスを介して共有の主
記憶をアクセスすることにより通信を行なう方式である
。この方式の欠点は、共有バスに対するアービトレイシ
ョンおよびバスバンド幅の影響が大きくプロセッサ数が
増加すると動作効率が著しく低下する。そこで従来ては
プロセッサごとにローカルバスおよびローカルメモリを
有した構造のプロセッサを用いることによりプロセッサ
の負担を軽くしている。しかし、ローカルバスはデータ
転送中塞がるため、プロセッサはローカルバスを使用す
ることができずに実行待ちの状態となる。よってプロセ
ッサのスルーブツトが低いという欠点を有する。
疎結合方式は、各々のプロセッサが通信制御ユニットを
介してデータ通信を行なう方式である。
介してデータ通信を行なう方式である。
この方式は、送信側および受信側のプロセッサ相互間の
同期をとる必要がある。つまり、通信準備の完了したプ
ロセッサは、他のプロセッサの通信準備完了時まで待た
される。よって実行待ちの状態が生じプロセッサのスル
ーブツトは低下するという欠点を有する。
同期をとる必要がある。つまり、通信準備の完了したプ
ロセッサは、他のプロセッサの通信準備完了時まで待た
される。よって実行待ちの状態が生じプロセッサのスル
ーブツトは低下するという欠点を有する。
第６図は、プロセッサｌ、ＲＡＭ２ （ローカルメモリ
に相当する）、シリアルＩ１０ユニット３、パラレルＩ
１０ユニット４および内部バス５（ローカルバスに相当
する）を１チツプ内に集積したマイクロプロセッサ６（
プロセッシングエレメント）の構造図である。同図にお
いて例えば、パラレルＩ１０ユニット４からＲＡＭ２の
データを共有メモリ７へ転送する場合（密結合方式）内
部バスラおよび共有バス８は塞がる。またシリアル■１
０ユニット３からＲＡＭ２のデータを他のプロセッサへ
転送する場合（疎結合方式）内部バス５は塞がるのでプ
ロセッサ１は内部バス５を使用することができない。よ
って、両方式いずれの場合においてもプロセッサのスル
ーブツトは低下することになる。
に相当する）、シリアルＩ１０ユニット３、パラレルＩ
１０ユニット４および内部バス５（ローカルバスに相当
する）を１チツプ内に集積したマイクロプロセッサ６（
プロセッシングエレメント）の構造図である。同図にお
いて例えば、パラレルＩ１０ユニット４からＲＡＭ２の
データを共有メモリ７へ転送する場合（密結合方式）内
部バスラおよび共有バス８は塞がる。またシリアル■１
０ユニット３からＲＡＭ２のデータを他のプロセッサへ
転送する場合（疎結合方式）内部バス５は塞がるのでプ
ロセッサ１は内部バス５を使用することができない。よ
って、両方式いずれの場合においてもプロセッサのスル
ーブツトは低下することになる。
さらに、ローカルメモリを持つ密接合方式であっても疎
結合方式であっても、データ転送速度はＲＡＭのランダ
ムアクセススピードによって律則され遅い。従来のＳＡ
Ｍを内蔵したマルチポートＲＡＭは、各ＳＡＭがそれぞ
れのセルアレイに対してのみデータ転送が可能であり、
ＳＡＭポートやデータ転送の制御も共通である。このた
め、ＳＡＭポートをプロセッサ間通信に用いた場合、１
個のマルチポートＲＡＭで複数の通信ポートを得ること
かできず、複数のマルチポートＲＡＭによって複数の通
信ポートを得ると各通信ポートで直接転送できるデータ
の位置が別々になってしまう。
結合方式であっても、データ転送速度はＲＡＭのランダ
ムアクセススピードによって律則され遅い。従来のＳＡ
Ｍを内蔵したマルチポートＲＡＭは、各ＳＡＭがそれぞ
れのセルアレイに対してのみデータ転送が可能であり、
ＳＡＭポートやデータ転送の制御も共通である。このた
め、ＳＡＭポートをプロセッサ間通信に用いた場合、１
個のマルチポートＲＡＭで複数の通信ポートを得ること
かできず、複数のマルチポートＲＡＭによって複数の通
信ポートを得ると各通信ポートで直接転送できるデータ
の位置が別々になってしまう。
このように、従来のＲＡＭ内蔵型マイクロプロセッサは
、第６図に示すように内部ＲＡＭ２は内部バス５にのみ
接続されている。この形式のプロセッサによってマルチ
プロセッサシステムを構築した場合、パラレルＩ１０を
使って共有バスに接続すればローカルメモリを持つ密結
合方式となり、シリアルＩ１０を使ってプロセッサ同士
を接続すれば疎結合方式となるため、各々の方式の問題
点をそのまま継承する。
、第６図に示すように内部ＲＡＭ２は内部バス５にのみ
接続されている。この形式のプロセッサによってマルチ
プロセッサシステムを構築した場合、パラレルＩ１０を
使って共有バスに接続すればローカルメモリを持つ密結
合方式となり、シリアルＩ１０を使ってプロセッサ同士
を接続すれば疎結合方式となるため、各々の方式の問題
点をそのまま継承する。
（発明が解決しようとする課題）
以上示したように、従来のマルチプロセッサシステムで
は、密結合方式および疎結合方式いずれの方式において
もプロセッサのスループットが低いという問題かあった
。またデータ転送速度を速くするためＳＡＭポートを有
するマルチポートＲＡＭを用いた場合であっても、１つ
のマルチポートＲＡＭから他の複数のプロセッサのＳＡ
Ｍポートへ同時にデータ通信を行なうことができなかっ
た。よって動作効率が悪いという問題があった。
は、密結合方式および疎結合方式いずれの方式において
もプロセッサのスループットが低いという問題かあった
。またデータ転送速度を速くするためＳＡＭポートを有
するマルチポートＲＡＭを用いた場合であっても、１つ
のマルチポートＲＡＭから他の複数のプロセッサのＳＡ
Ｍポートへ同時にデータ通信を行なうことができなかっ
た。よって動作効率が悪いという問題があった。
本発明は、上記した問題に鑑み、プロセッサ数が増加し
てもプロセッサのスルーブツトが低下せず、送信側と受
信側とて通信のための同期をとる必要がなく、データ通
信速度が速い機能を有するマルチプロセッサシステムと
前記マルチプロセッサシステムに適したマルチポートＲ
ＡＭおよびマイクロプロセッサを提供することを目的と
する。
てもプロセッサのスルーブツトが低下せず、送信側と受
信側とて通信のための同期をとる必要がなく、データ通
信速度が速い機能を有するマルチプロセッサシステムと
前記マルチプロセッサシステムに適したマルチポートＲ
ＡＭおよびマイクロプロセッサを提供することを目的と
する。
［発明の構成コ
（課題を解決するための手段）
本発明における請求項１記載のマルチプロセッサシステ
ムは、シリアルアクセスメモリ、即ちＳＡＭおよびＳＡ
Ｍポートを備えたマルチポートＤＲＡＭを構成の一部あ
るいは全部とした記憶部を有する複数個のプロセッシン
グエレメント、即ちＰＥと、前記複数個のＰＥ間のデー
タ通信を制御する少なくとも１つ以上の通信制御手段と
を具備し、前記複数個のＰＥは前記ＳＡＭポートを介し
て互いに接続され、前記マルチポートＤＲＡＭは前記通
信制御手段が発生するクロックをシリアルクロックとし
て入力し、前記通信制御手段は、送信元ＰＥからの送信
要求信号を受信し、前記マルチポートＤＲＡＭにおける
ＳＡＭ間の通信制御を行い、データ転送終了後送信元Ｐ
Ｅへ送信完了信号を送信しかつ受信先ＰＥへ受信要求信
号を送信する機能を有することを特徴としており、請求
項２記載のマルチプロセッサシステムは請求項１記載の
マルチプロセッサシステムにおいて前記複数個のＰＥに
おける各ＳＡＭポートを並列に接続するための共有バス
を有し、該ＳＡＭポートは該共有バスに接続されている
ことを特徴としており請求項３記載のマルチプロセッサ
システムは、請求項１記載のマルチプロセッサシステム
において前記記憶部は複数個のマルチポートＲＡＭから
構成されており、各々のマルチポートＲＡＭにおけるＳ
ＡＭポートは他の前記複数個のＰＥのＳＡＭポートと前
記通信制御手段を介して接続されており、システム全体
としてこれらのＰＥがツリー状もしくはアレイ状に接続
されていることを特徴としており、請求項４記載のマル
チポートＲＡＭは複数個のＳＡＭおよび各々のＳＡＭに
対応したＳＡＭポートから構成され、該複数個のＳＡＭ
はメモリ内の任意のメモリセルアレイとのデータ転送が
可能で各々独立して制御され、さらに前記複数個のＳＡ
Ｍポートは各々独立して制御されることを特徴ととして
おり、請求項５記載のマイクロプロセッサはシリアルア
クセスメモリ、即ちＳＡＭ付きのマルチポートＲＡＭを
内蔵し、該ＳＡＭを外部より制御する制御信号の外部端
子を持つことを特徴としており、請求項６記載のマイク
ロプロセッサは、請求項５記載のマイクロプロセッサに
おいて、前記マルチポートＲＡＭに入力するシリアルク
ロックを発生し同時に外部のプロセッサへ該シリアルク
ロックを出力する機能を有する通信制御ユニットを内蔵
し、該通信制御ユニットは通信を望む内部のプロセッシ
ングエメレントまたは外部のプロセッサからの通信要求
に従って該マルチポートＲＡＭにおけるＳＡＭポートの
入出力制御を行い、該入出力終了後に受信側である該内
部プロセッシングエレメントまたは外部プロセッサへ受
信要求信号を送信する機能を有することを特徴としてお
り、請求項７記載のマイクロプロセッサは請求項５記載
のマイクロプロセッサにおいて、請求項４記載のマルチ
ポートＲＡＭを内蔵することを特徴としており、請求項
８記載のマイクロプロセッサは請求項６記載のマイクロ
プロセッサにおいて請求項４記載のマルチポートＲＡＭ
を内蔵することを特徴としている。
ムは、シリアルアクセスメモリ、即ちＳＡＭおよびＳＡ
Ｍポートを備えたマルチポートＤＲＡＭを構成の一部あ
るいは全部とした記憶部を有する複数個のプロセッシン
グエレメント、即ちＰＥと、前記複数個のＰＥ間のデー
タ通信を制御する少なくとも１つ以上の通信制御手段と
を具備し、前記複数個のＰＥは前記ＳＡＭポートを介し
て互いに接続され、前記マルチポートＤＲＡＭは前記通
信制御手段が発生するクロックをシリアルクロックとし
て入力し、前記通信制御手段は、送信元ＰＥからの送信
要求信号を受信し、前記マルチポートＤＲＡＭにおける
ＳＡＭ間の通信制御を行い、データ転送終了後送信元Ｐ
Ｅへ送信完了信号を送信しかつ受信先ＰＥへ受信要求信
号を送信する機能を有することを特徴としており、請求
項２記載のマルチプロセッサシステムは請求項１記載の
マルチプロセッサシステムにおいて前記複数個のＰＥに
おける各ＳＡＭポートを並列に接続するための共有バス
を有し、該ＳＡＭポートは該共有バスに接続されている
ことを特徴としており請求項３記載のマルチプロセッサ
システムは、請求項１記載のマルチプロセッサシステム
において前記記憶部は複数個のマルチポートＲＡＭから
構成されており、各々のマルチポートＲＡＭにおけるＳ
ＡＭポートは他の前記複数個のＰＥのＳＡＭポートと前
記通信制御手段を介して接続されており、システム全体
としてこれらのＰＥがツリー状もしくはアレイ状に接続
されていることを特徴としており、請求項４記載のマル
チポートＲＡＭは複数個のＳＡＭおよび各々のＳＡＭに
対応したＳＡＭポートから構成され、該複数個のＳＡＭ
はメモリ内の任意のメモリセルアレイとのデータ転送が
可能で各々独立して制御され、さらに前記複数個のＳＡ
Ｍポートは各々独立して制御されることを特徴ととして
おり、請求項５記載のマイクロプロセッサはシリアルア
クセスメモリ、即ちＳＡＭ付きのマルチポートＲＡＭを
内蔵し、該ＳＡＭを外部より制御する制御信号の外部端
子を持つことを特徴としており、請求項６記載のマイク
ロプロセッサは、請求項５記載のマイクロプロセッサに
おいて、前記マルチポートＲＡＭに入力するシリアルク
ロックを発生し同時に外部のプロセッサへ該シリアルク
ロックを出力する機能を有する通信制御ユニットを内蔵
し、該通信制御ユニットは通信を望む内部のプロセッシ
ングエメレントまたは外部のプロセッサからの通信要求
に従って該マルチポートＲＡＭにおけるＳＡＭポートの
入出力制御を行い、該入出力終了後に受信側である該内
部プロセッシングエレメントまたは外部プロセッサへ受
信要求信号を送信する機能を有することを特徴としてお
り、請求項７記載のマイクロプロセッサは請求項５記載
のマイクロプロセッサにおいて、請求項４記載のマルチ
ポートＲＡＭを内蔵することを特徴としており、請求項
８記載のマイクロプロセッサは請求項６記載のマイクロ
プロセッサにおいて請求項４記載のマルチポートＲＡＭ
を内蔵することを特徴としている。
（作用）
本発明のマルチプロセッサシステムにおいて通信制御手
段は、直接ＳＡＭ、プロセッサおよびＳＡＭポートを制
御する。よって、プロセッサは、メモリセルアレイのデ
ータをＳＡＭへ転送し通信制御手段へ送信要求信号を送
ると、その後は、通信制御手段からの送信完了信号を受
は取るまで何もしなくてもよい。その間、データ通信は
、送信元のＳＡＭと送信先のＳＡＭとの間で行なわれる
のて通信速度が速く、また通信制御手段の管理のもとに
プロセッサとは独立して実行されるので、送信先と送信
元のプロセスを同期させる必要がなく、またローカルバ
スを使用しない。よってプロセッサはローカルバスを介
して別の処理を行なうことができる。
段は、直接ＳＡＭ、プロセッサおよびＳＡＭポートを制
御する。よって、プロセッサは、メモリセルアレイのデ
ータをＳＡＭへ転送し通信制御手段へ送信要求信号を送
ると、その後は、通信制御手段からの送信完了信号を受
は取るまで何もしなくてもよい。その間、データ通信は
、送信元のＳＡＭと送信先のＳＡＭとの間で行なわれる
のて通信速度が速く、また通信制御手段の管理のもとに
プロセッサとは独立して実行されるので、送信先と送信
元のプロセスを同期させる必要がなく、またローカルバ
スを使用しない。よってプロセッサはローカルバスを介
して別の処理を行なうことができる。
また本発明のマルチポートＲＡＭは複数個のＳＡＭおよ
び各々のＳＡＭに対応したＳＡＭポートを備えている。
び各々のＳＡＭに対応したＳＡＭポートを備えている。
各々のＳＡＭは、通信制御手段から独立して制御される
ので、メモリセルアレイの異なるデータを他の複数のプ
ロセッシングエレメントへ同時に転送することができる
。
ので、メモリセルアレイの異なるデータを他の複数のプ
ロセッシングエレメントへ同時に転送することができる
。
（実施例）
以下、本発明の実施例を第１図〜第５図を用いて説明す
る。第１図は本発明の第１の実施例を示すマルチプロセ
ッサシステムの構成図である。
る。第１図は本発明の第１の実施例を示すマルチプロセ
ッサシステムの構成図である。
本実施例では２つのプロセッシングエレメント間におけ
るデータ通信の例を示す。同図において、１０１および
２０１はプロセッサ、１０２および２０２は割り込みコ
ントローラである。１０３および２０３はマルチポート
ＤＲＡＭであり、各々メモリセルアレイ１０４および２
０４、ＳＡＭＩ０５および２０５から構成されている。
るデータ通信の例を示す。同図において、１０１および
２０１はプロセッサ、１０２および２０２は割り込みコ
ントローラである。１０３および２０３はマルチポート
ＤＲＡＭであり、各々メモリセルアレイ１０４および２
０４、ＳＡＭＩ０５および２０５から構成されている。
そして、プロセッシングエレメント、即ちＰＥ１００お
よびＰＥ２００はＳＡＭポート１０６および２０６を介
してＳＡＭ１０５および２０５をラッチ付パストランシ
ーバ２０９と接続することにより結合されている。１０
７および２０７はデコーダである。上記したプロセッサ
１００、割り込みコントローラ１０２、マルチポートＤ
ＲＡＭ１０３およびデコーダ１０７はローカルバス１０
８を介して接続されている。同様にプロセッサ２０１、
割り込みコントローラ２０２、マルチポートＤＲＡＭ２
０３およびデコーダ２０７はローカルバス２０８を介し
て接続されている。通信制御手段、即ち過信制御ユニッ
ト３００は、割り込みコントローラ１０２および２０２
と各々制御線ａ １． ｂ １゜ｃｌおよびａ ２．
ｂ ２． ｃ ２とを介して接続され、またデコーダ１
０７および２０７と各々制御線ｄ１、ｅｌおよびｄ ２
． ｅ ２とを介して接続され、またＳＡＭ１０５およ
び２０５と各々シリアルクロックｒ１およびｆ２とを介
して接続され、さらにまたラッチ付パストランシーバ２
０９とは制御線ｇ１およびｇ２とを介して接続されてい
る。ＰＥ１００およびＰＥ２００間のデータ通信は上記
した制御線を介して制御される。
よびＰＥ２００はＳＡＭポート１０６および２０６を介
してＳＡＭ１０５および２０５をラッチ付パストランシ
ーバ２０９と接続することにより結合されている。１０
７および２０７はデコーダである。上記したプロセッサ
１００、割り込みコントローラ１０２、マルチポートＤ
ＲＡＭ１０３およびデコーダ１０７はローカルバス１０
８を介して接続されている。同様にプロセッサ２０１、
割り込みコントローラ２０２、マルチポートＤＲＡＭ２
０３およびデコーダ２０７はローカルバス２０８を介し
て接続されている。通信制御手段、即ち過信制御ユニッ
ト３００は、割り込みコントローラ１０２および２０２
と各々制御線ａ １． ｂ １゜ｃｌおよびａ ２．
ｂ ２． ｃ ２とを介して接続され、またデコーダ１
０７および２０７と各々制御線ｄ１、ｅｌおよびｄ ２
． ｅ ２とを介して接続され、またＳＡＭ１０５およ
び２０５と各々シリアルクロックｒ１およびｆ２とを介
して接続され、さらにまたラッチ付パストランシーバ２
０９とは制御線ｇ１およびｇ２とを介して接続されてい
る。ＰＥ１００およびＰＥ２００間のデータ通信は上記
した制御線を介して制御される。
上記構成を有゛する本実施例のマルチプロセッサシステ
ムにおけるデータ通信の手順を説明する。
ムにおけるデータ通信の手順を説明する。
例えば、ＰＥ１００が送信元でＰＥ２００が送信先とす
る。まず、プロセッサ１０１はセルアレイ１０４のデー
タをＳＡＭ１０５へリード転送する。
る。まず、プロセッサ１０１はセルアレイ１０４のデー
タをＳＡＭ１０５へリード転送する。
プロセッサ１０１は、リード転送が完了すると、デコー
ダ１０７から制御線ｄ１を介して通信制御ユニット３０
０へ送信要求信号を送る。通信制御ユニット３００は送
信要求信号を受信すると制御線ａ２を介してＰＥ２００
へ受信準備要求信号を送り、また制御線ｇ１を介してラ
ッチ付パストランシーバ３０１へ通信方向選択信号を送
る。この信号を受信するとラッチ付パストランシーバ２
゜９は、データ通信経路をＰＥ１ｏｏがらＰＥ２００の
方向に設定する。次に割込みコントローラ２０２は制御
線ｂ１を介して受信準備要求信号を受信する。そしてプ
ロセッサ２０１は例えば、ＳＡＭ２０５内のデータをメ
モリセルアレイ２０４等へ退避させ、Ｓ ＡＭ２０５へ
擬似ライト転送を実行させる。これが終了すると、プロ
セッサ２０１はデコーダ２０７から制御線ｅ２を介し通
信制御ユニット３００へ受信準備完了信号を送る。そし
て、通信制御ユニット３００は、受信準備完了信号を受
信すると、制御線ｒ１およびｆ２を介してシリアルクロ
ック信号を制御することにより、ＳＡＭ１０５のデータ
をＳＡＭポート１０６および２０６を介してＳＡＭ２０
５へ転送させる。データの転送が完了すると、通信制御
ユニット３００は、制御線Ｃ１を介して割込みコントロ
ーラ１０２へ送信完了信号を送る。ＰＥ１００はこの信
号を受信すると通信が完了した事を知る。また、ＰＥ２
００へ制御線ｂ２を介し受信要求信号を送る。
ダ１０７から制御線ｄ１を介して通信制御ユニット３０
０へ送信要求信号を送る。通信制御ユニット３００は送
信要求信号を受信すると制御線ａ２を介してＰＥ２００
へ受信準備要求信号を送り、また制御線ｇ１を介してラ
ッチ付パストランシーバ３０１へ通信方向選択信号を送
る。この信号を受信するとラッチ付パストランシーバ２
゜９は、データ通信経路をＰＥ１ｏｏがらＰＥ２００の
方向に設定する。次に割込みコントローラ２０２は制御
線ｂ１を介して受信準備要求信号を受信する。そしてプ
ロセッサ２０１は例えば、ＳＡＭ２０５内のデータをメ
モリセルアレイ２０４等へ退避させ、Ｓ ＡＭ２０５へ
擬似ライト転送を実行させる。これが終了すると、プロ
セッサ２０１はデコーダ２０７から制御線ｅ２を介し通
信制御ユニット３００へ受信準備完了信号を送る。そし
て、通信制御ユニット３００は、受信準備完了信号を受
信すると、制御線ｒ１およびｆ２を介してシリアルクロ
ック信号を制御することにより、ＳＡＭ１０５のデータ
をＳＡＭポート１０６および２０６を介してＳＡＭ２０
５へ転送させる。データの転送が完了すると、通信制御
ユニット３００は、制御線Ｃ１を介して割込みコントロ
ーラ１０２へ送信完了信号を送る。ＰＥ１００はこの信
号を受信すると通信が完了した事を知る。また、ＰＥ２
００へ制御線ｂ２を介し受信要求信号を送る。
ＰＥ２００は、この信号を受信するとＳＡＭ２０５内の
受信データをメリセルアレイ２０４へ転送させる。以上
てＰＥ１００からＰＥ２００へのデータ通信か完了する
。
受信データをメリセルアレイ２０４へ転送させる。以上
てＰＥ１００からＰＥ２００へのデータ通信か完了する
。
尚、ＰＥ１００およびＰＥ２００から同時に送信要求信
号が送信されてきた場合、通信制御ユニットは、一方の
ＰＥ例えばＰＥ１００からの送信要求信号を受は付けＰ
Ｅ２００には受信準備要求信号を送る。この場合、ＰＥ
２００はデータ送信を延期してＰＥ１００からのデータ
を受信する。
号が送信されてきた場合、通信制御ユニットは、一方の
ＰＥ例えばＰＥ１００からの送信要求信号を受は付けＰ
Ｅ２００には受信準備要求信号を送る。この場合、ＰＥ
２００はデータ送信を延期してＰＥ１００からのデータ
を受信する。
このように通信制御ユニットはＰＥ間のアービトレイシ
ョンを行ない、通信の制御を行なう。さらに、送信元Ｐ
Ｅが送信先ＰＥのマルチポートＲＡＭ内の特定のアドレ
スへデータを送信したい場合、送信データの一部をタグ
としてここにアドレス情報を書き込む。送信先ＰＥはこ
のデータをテンポラリエリアへ一時退避させアドレス情
報を読み出しセルアレイ上の特定のｒｏｗヘライト転送
することにより、特定のアドレスへデータを転送する。
ョンを行ない、通信の制御を行なう。さらに、送信元Ｐ
Ｅが送信先ＰＥのマルチポートＲＡＭ内の特定のアドレ
スへデータを送信したい場合、送信データの一部をタグ
としてここにアドレス情報を書き込む。送信先ＰＥはこ
のデータをテンポラリエリアへ一時退避させアドレス情
報を読み出しセルアレイ上の特定のｒｏｗヘライト転送
することにより、特定のアドレスへデータを転送する。
このように本実施例のマルチプロセッサシステムにおい
て、プロセッサは送信データをＳＡＭへ送信して通信制
御ユニットへ送信要求信号を送った後は、通信制御ユニ
ットから送信完了信号を受信するまで送信に関しては何
もする必要がない。
て、プロセッサは送信データをＳＡＭへ送信して通信制
御ユニットへ送信要求信号を送った後は、通信制御ユニ
ットから送信完了信号を受信するまで送信に関しては何
もする必要がない。
よってその間プロセッサは他の処理を行なうことができ
る。データ通信は両ＳＡＭ間で行なわれるので、プロセ
ッサはローカルバスを使用して他の処理（例えば、命令
のフェッチやデータアクセス）を行なうことができる。
る。データ通信は両ＳＡＭ間で行なわれるので、プロセ
ッサはローカルバスを使用して他の処理（例えば、命令
のフェッチやデータアクセス）を行なうことができる。
よって従来例と比べてスルーブツトが高くなる。
さらに、データ転送は、送信元でのメモリセルアレイか
らＳＡＭへのリード転送、ＳＡＭ間のデータ転送そして
送信先でのＳＡＭからメモリセルアレイへのライト転送
により行なわれるが、上記リード転送およびライト転送
は１メモリサイクルで完了する。従ってＳＡＭ間のデー
タ転送速度がＰＥ間のデータ通信における転送速度と見
なしてよい。マルチポートＤＲＡＭのシリアルアクセス
はランダムアクセスに比べ速いためデータ転送速度は高
速となる。
らＳＡＭへのリード転送、ＳＡＭ間のデータ転送そして
送信先でのＳＡＭからメモリセルアレイへのライト転送
により行なわれるが、上記リード転送およびライト転送
は１メモリサイクルで完了する。従ってＳＡＭ間のデー
タ転送速度がＰＥ間のデータ通信における転送速度と見
なしてよい。マルチポートＤＲＡＭのシリアルアクセス
はランダムアクセスに比べ速いためデータ転送速度は高
速となる。
また、マルチポートＤＲＡＭのメモリセルアレイとＳＡ
Ｍポートとは非同期で動作できるので、プロセッサ、割
込みコントローラおよびデコーダ間または割込みコント
ローラ、デコーダおよび通信制御ユニット間を非同期に
動作できるように設計すれば、ＰＥ間はクロックが非同
期で良く、マルチプロセッサシステムの構築が容易にな
る。
Ｍポートとは非同期で動作できるので、プロセッサ、割
込みコントローラおよびデコーダ間または割込みコント
ローラ、デコーダおよび通信制御ユニット間を非同期に
動作できるように設計すれば、ＰＥ間はクロックが非同
期で良く、マルチプロセッサシステムの構築が容易にな
る。
第２図は、本発明の第二の実施例を示したマルチプロセ
ッサシステムの構成図である。本実施例では、４個のプ
ロセッサ（ＭＰＵ１〜４）があり、各々のプロセッサが
ローカルバスおよびローカルメモリ（メモリセルアレイ
）を有して各々のＰＥを構成している。ローカルメモリ
におけるＳＡＭポートはコミュニケーションバスＣＢに
対し並列に接続されている。上記構成を有する本実施例
のマルチプロセッサシステムの動作は、基本的に第一の
実施例と同様に通信制御ユニットの制御のもとに行なわ
れる。本実施例では、コミュニケーションバスＣＢを介
して、送信元ＰＥのＳＡＭポートから送信先の複数のＰ
ＥのＳＡＭポートへ同時にデータを送信することが可能
であるためブロードキャスト通信が実現される。本実施
例の場合においても通信制御ユニットかＰＥ間のデータ
通信を管理するので、プロセッサは第一の実施例の場合
と同様に、ＳＡＭポートへメモリセルアレイのデータを
転送した後は、通信完了信号を受信するまで、ローカル
バスを介して他の処理を行なうことができる。よってス
ループットが高い等第−の実施例と同様の効果を有する
。
ッサシステムの構成図である。本実施例では、４個のプ
ロセッサ（ＭＰＵ１〜４）があり、各々のプロセッサが
ローカルバスおよびローカルメモリ（メモリセルアレイ
）を有して各々のＰＥを構成している。ローカルメモリ
におけるＳＡＭポートはコミュニケーションバスＣＢに
対し並列に接続されている。上記構成を有する本実施例
のマルチプロセッサシステムの動作は、基本的に第一の
実施例と同様に通信制御ユニットの制御のもとに行なわ
れる。本実施例では、コミュニケーションバスＣＢを介
して、送信元ＰＥのＳＡＭポートから送信先の複数のＰ
ＥのＳＡＭポートへ同時にデータを送信することが可能
であるためブロードキャスト通信が実現される。本実施
例の場合においても通信制御ユニットかＰＥ間のデータ
通信を管理するので、プロセッサは第一の実施例の場合
と同様に、ＳＡＭポートへメモリセルアレイのデータを
転送した後は、通信完了信号を受信するまで、ローカル
バスを介して他の処理を行なうことができる。よってス
ループットが高い等第−の実施例と同様の効果を有する
。
第３図は本発明の第三の実施例を示した図である。本実
施例のマルチプロセッサシステムは各プロセッサごとに
４個のマルチポートＲＡＭ３０１〜３０４を有する。各
々のマルチポートＲＡＭは通信制御ユニットを介して他
プロセツサのマルチポートＲＡＭと一対一に接続されて
いる。複数のマルチポートＲＡＭをこの方法で接続する
ことによりプロセッサはアレイ状もしくはツリー状に接
続されることになる。上記構成を有する本実施例のマル
チプロセッサシステムの動作は基本的に第一の実施例と
同様に通信制御ユニットのもとに行なわれるので、第一
の実施例と同様の効果を得ることができる。さらに本実
施例では、１つのＰＥ内の４個のマルチポートＲＡＭを
他の４つのＰＥに接続してデータ通信を行なえるので複
雑なネットワークが構成できる。
施例のマルチプロセッサシステムは各プロセッサごとに
４個のマルチポートＲＡＭ３０１〜３０４を有する。各
々のマルチポートＲＡＭは通信制御ユニットを介して他
プロセツサのマルチポートＲＡＭと一対一に接続されて
いる。複数のマルチポートＲＡＭをこの方法で接続する
ことによりプロセッサはアレイ状もしくはツリー状に接
続されることになる。上記構成を有する本実施例のマル
チプロセッサシステムの動作は基本的に第一の実施例と
同様に通信制御ユニットのもとに行なわれるので、第一
の実施例と同様の効果を得ることができる。さらに本実
施例では、１つのＰＥ内の４個のマルチポートＲＡＭを
他の４つのＰＥに接続してデータ通信を行なえるので複
雑なネットワークが構成できる。
第４図は本発明の第四の実施例を示すマルチポートＲＡ
Ｍの構造図である。同図において、マルチポートＲＡＭ
４００は、１個のメモリセルアレイ４０１．４個のＳＡ
Ｍ４０２，４０３，４０４および４０５、シリアルポー
ト４０６そしてラレダムポート４０７を主な構成要素と
している。また、Ｓ ＡＭ４０２〜４０５は各々アドレ
スカウンタを有しており、二のアドレスカウンタの指す
ＳＡＭ内のアドレスのデータからＳＡＭポートへデータ
を転送することかできる。
Ｍの構造図である。同図において、マルチポートＲＡＭ
４００は、１個のメモリセルアレイ４０１．４個のＳＡ
Ｍ４０２，４０３，４０４および４０５、シリアルポー
ト４０６そしてラレダムポート４０７を主な構成要素と
している。また、Ｓ ＡＭ４０２〜４０５は各々アドレ
スカウンタを有しており、二のアドレスカウンタの指す
ＳＡＭ内のアドレスのデータからＳＡＭポートへデータ
を転送することかできる。
上記構成を有する本実施例のマルチポー１−ＲＡＭを、
プロセッサのローカルメモリとして用いてマルチプロセ
ッサシステムを構成すれば、メモリセルアレイ４０１内
のｒｏｗデータをＳＡＭ４０１〜４０５へ独立に転送で
き、また異なるアドレスのｒｏｗデータをＳＡＭ４０１
〜４０５へ転送できる。これらのデータ転送は、シリア
ルクロック信号ＳＣ＃０−３Ｃ＃３を用いて独立に行な
われる。
プロセッサのローカルメモリとして用いてマルチプロセ
ッサシステムを構成すれば、メモリセルアレイ４０１内
のｒｏｗデータをＳＡＭ４０１〜４０５へ独立に転送で
き、また異なるアドレスのｒｏｗデータをＳＡＭ４０１
〜４０５へ転送できる。これらのデータ転送は、シリア
ルクロック信号ＳＣ＃０−３Ｃ＃３を用いて独立に行な
われる。
第５図は、本発明の第五の実施例であるマイクロプロセ
ッサの構造図を示す図である。同図において、ＰＥ５０
０は、ＳＡＭ付ＲＡＭ５０１、プロセッサ５０２、パラ
レルＩ１０ユニット５０２および内部バス５０４を主な
構成要素とする。そして上記した構成要素は１チツプ内
にまとめられている。本実施例において、通信制御ユニ
ット（図示せず）は、制御線りを介してＳＡＭの動作を
制御しデータ通信を実行させる。
ッサの構造図を示す図である。同図において、ＰＥ５０
０は、ＳＡＭ付ＲＡＭ５０１、プロセッサ５０２、パラ
レルＩ１０ユニット５０２および内部バス５０４を主な
構成要素とする。そして上記した構成要素は１チツプ内
にまとめられている。本実施例において、通信制御ユニ
ット（図示せず）は、制御線りを介してＳＡＭの動作を
制御しデータ通信を実行させる。
上記した構成を有する本実施例のＰＥ５００を用いてマ
ルチプロセッサシステムを構成した場合、通信制御ユニ
ットの基本的動作は第一の実施例の場合と同様であるの
で、第一の実施例と同様の効果を得ることができる。さ
らに本実施例のマイクロプロセッサは１チツプで構成さ
れているので製造コストを低減することができる。本実
施例では、通信制御ユニットはマイクロプロセッサの外
部に設けたか１チツプ内に組み込んでもよい。
ルチプロセッサシステムを構成した場合、通信制御ユニ
ットの基本的動作は第一の実施例の場合と同様であるの
で、第一の実施例と同様の効果を得ることができる。さ
らに本実施例のマイクロプロセッサは１チツプで構成さ
れているので製造コストを低減することができる。本実
施例では、通信制御ユニットはマイクロプロセッサの外
部に設けたか１チツプ内に組み込んでもよい。
また、第四の実施例のマルチポートＲＡＭ４００を上記
した第一〜第三の実施例に用いれば、製造コストか低減
される上、ＰＥとしての機能もさらに向上する。この場
合にも、プロセッサおよび通信制御ユニットを１チツプ
内に組み込めば製造コストの低減およびＰＥの機能か向
上する。
した第一〜第三の実施例に用いれば、製造コストか低減
される上、ＰＥとしての機能もさらに向上する。この場
合にも、プロセッサおよび通信制御ユニットを１チツプ
内に組み込めば製造コストの低減およびＰＥの機能か向
上する。
尚、本発明は上記した実施例に限定されるものではなく
、本実施例で示した構成を目的に応じて適当に、組み合
わせて用いることかできる。
、本実施例で示した構成を目的に応じて適当に、組み合
わせて用いることかできる。
［発明の効果］
以上説明したように、本発明のマルチプロセッサシステ
ムは、各々のＰＥのＳＡＭポートを介してＳＡＭを接続
し、データ通信の制御を通信制御ユニットを介して行な
うためデータ通信速度が速くかつプロセッサのスループ
ットが向上する。またプロセッシングエレメント相互間
の同期をとる必要がない。さらに本発明のマルチポート
ＲＡＭを用いればメモリセルアレイの異なるアドレスの
ｒｏｗデータを独立に複数のプロセッシングエレメント
へ通信することができ、マルチプロセッサシステムの通
信効率が向上する。そして、通信制御ユニットを含んた
プロセッシングエレメントを１チツプ内にまとめれば製
造コストの低減が図れ、またプロセッシングエレメント
の機能も向上する。
ムは、各々のＰＥのＳＡＭポートを介してＳＡＭを接続
し、データ通信の制御を通信制御ユニットを介して行な
うためデータ通信速度が速くかつプロセッサのスループ
ットが向上する。またプロセッシングエレメント相互間
の同期をとる必要がない。さらに本発明のマルチポート
ＲＡＭを用いればメモリセルアレイの異なるアドレスの
ｒｏｗデータを独立に複数のプロセッシングエレメント
へ通信することができ、マルチプロセッサシステムの通
信効率が向上する。そして、通信制御ユニットを含んた
プロセッシングエレメントを１チツプ内にまとめれば製
造コストの低減が図れ、またプロセッシングエレメント
の機能も向上する。
第１図は本発明の第一の実施例を示すマルチプロセッサ
システムの構成図、第２図は本発明の第二の実施例を示
すマルチプロセッサシステムの構成図、第３図は本発明
の第三の実施例を示すマルチプロセッサシステムの構成
図、第４図は本発明の第四の実施例を示すマルチポート
ＲＡＭの構造図、第５図は本発明の第五の実施例を示す
マイクロプロセッサの構造図、第６図は従来のマルチプ
ロセッサシステム用マイクロプロセッ竺の構造図である
。 １００．２００・・プロセッシングエレメント（ＰＥ） １０１．２０１・・・プロセッサ １０２．２０２・・・割込みコントローラ１．０３，２
０３・・マルチポートＲＡＭ１０４．２０４・・メモリ
セルアレイ １０５、 ２０５ ・・・ＳＡＭ １０６．２０６・・・ＳＡＭポート １０７．２０７・・・デコーダ １０８．２０８・・・ローカルバス ３００・・・通信制御ユニット ３０１・・・ラッチ付ハストランシーバａ １．ｂ １
．ｅ １．ｄ １．ｅ １． ｒｌ、ｇ １゜ａ ２．
ｂ ２． ｃ ２． ｄ ２． ｅ ２． ｆ ２．
ｇ ２・・・制御線 代庁人さ二十三好秀和 −庇 田
システムの構成図、第２図は本発明の第二の実施例を示
すマルチプロセッサシステムの構成図、第３図は本発明
の第三の実施例を示すマルチプロセッサシステムの構成
図、第４図は本発明の第四の実施例を示すマルチポート
ＲＡＭの構造図、第５図は本発明の第五の実施例を示す
マイクロプロセッサの構造図、第６図は従来のマルチプ
ロセッサシステム用マイクロプロセッ竺の構造図である
。 １００．２００・・プロセッシングエレメント（ＰＥ） １０１．２０１・・・プロセッサ １０２．２０２・・・割込みコントローラ１．０３，２
０３・・マルチポートＲＡＭ１０４．２０４・・メモリ
セルアレイ １０５、 ２０５ ・・・ＳＡＭ １０６．２０６・・・ＳＡＭポート １０７．２０７・・・デコーダ １０８．２０８・・・ローカルバス ３００・・・通信制御ユニット ３０１・・・ラッチ付ハストランシーバａ １．ｂ １
．ｅ １．ｄ １．ｅ １． ｒｌ、ｇ １゜ａ ２．
ｂ ２． ｃ ２． ｄ ２． ｅ ２． ｆ ２．
ｇ ２・・・制御線 代庁人さ二十三好秀和 −庇 田
Claims (8)
- （１）シリアルアクセスメモリ、即ちＳＡＭおよびＳＡ
Ｍポートを備えたマルチポートＤＲＡＭを構成の一部あ
るいは全部とした記憶部を有する複数個のプロセッシン
グエレメント、即ちＰＥと、前記複数個のＰＥ間のデー
タ通信を制御する少なくとも１つ以上の通信制御手段と
を具備し、前記複数個のＰＥは前記ＳＡＭポートを介し
て互いに接続され、 前記マルチポートＤＲＡＭは前記通信制御手段が発生す
るクロックをシリアルクロックとして入力し、 前記通信制御手段は、送信元ＰＥからの送信要求信号を
受信し、前記マルチポートＤＲＡＭにおけるＳＡＭ間の
通信制御を行い、データ転送終了後送信元ＰＥへ送信完
了信号を送信しかつ受信先ＰＥへ受信要求信号を送信す
る機能を有することを特徴とするマルチプロセッサシス
テム。 - （２）前記複数個のＰＥにおける各ＳＡＭポートを並列
に接続するための共有バスを有し、該ＳＡＭポートは該
共有バスに接続されていること を特徴とする請求項１記載のマルチプロセッサシステム
。 - （３）前記記憶部は複数個のマルチポートＲＡＭから構
成されており、各々のマルチポートＲＡＭにおけるＳＡ
Ｍポートは他の前記複数個のＰＥのＳＡＭポートと前記
通信制御手段を介して接続されており、システム全体と
してこれらのＰＥがツリー状もしくはアレイ状に接続さ
れていることを特徴とする請求項１記載のマルチプロセ
ッサシステム。 - （４）複数個のＳＡＭおよび各々のＳＡＭに対応したＳ
ＡＭポートから構成され、該複数個のＳＡＭはメモリ内
の任意のメモリセルアレイとのデータ転送が可能で各々
独立して制御され、さらに前記複数個のＳＡＭポートは
各々独立して制御されること を特徴とするマルチポートＲＡＭ。 - （５）シリアルアクセスメモリ、即ちＳＡＭ付きのマル
チポートＲＡＭを内蔵し、該ＳＡＭを外部より制御する
制御信号の外部端子を持つこと を特徴とするマイクロプロセッサ。 - （６）前記マルチポートＲＡＭに入力するシリアルクロ
ックを発生し同時に外部のプロセッサへ該シリアルクロ
ックを出力する機能を有する通信制御ユニットを内蔵し
、該通信制御ユニットは通信を望む内部のプロセッシン
グエメレントまたは外部のプロセッサからの通信要求に
従って該マルチポートＲＡＭにおけるＳＡＭポートの入
出力制御を行い、該入出力終了後に受信側である該内部
プロセッシングエレメントまたは外部プロセッサへ受信
要求信号を送信する機能を有すること を特徴とする請求項５記載のマイクロプロセッサ。 - （７）請求項４記載のマルチポートＲＡＭを内蔵するこ
と を特徴とする請求項５記載のマイクロプロセッサ。 - （８）請求項４記載のマルチポートＲＡＭを内蔵するこ
と を特徴とする請求項６記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32257190A JPH04195360A (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32257190A JPH04195360A (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195360A true JPH04195360A (ja) | 1992-07-15 |
Family
ID=18145171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32257190A Pending JPH04195360A (ja) | 1990-11-28 | 1990-11-28 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04195360A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255759A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH01200464A (ja) * | 1988-02-05 | 1989-08-11 | Sanyo Electric Co Ltd | シリアル通信システム及びパルス発生回路 |
-
1990
- 1990-11-28 JP JP32257190A patent/JPH04195360A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255759A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH01200464A (ja) * | 1988-02-05 | 1989-08-11 | Sanyo Electric Co Ltd | シリアル通信システム及びパルス発生回路 |
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