JP2917329B2 - メモリアクセス方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリアクセス時間の異なる複数の回路
が共有メモリにアクセスする際、共有メモリのアクセス
効率を向上させるメモリアクセス方式に関するものであ
る。

［従来の技術］ 従来、この種のメモリアクセス方式は、各々独立した
機能を有する複数の回路がメモリアクセス調停回路に対
してメモリアクセスを要求し、メモリアクセス調停回路
の制御によってメモリアクセス権を認められた回路が直
接共有メモリをアクセスしていた。

［発明が解決しようとする課題］ しかしながらこのような従来の方法は、各々独立した
機能を有する複数の回路が直接共有メモリをアクセスす
るので、特定の回路が長時間にわたり共有メモリをアク
セスする可能性があり、この場合はその間、他の回路は
共有メモリへのアクセスが禁止されたままとなり、処理
を中止せざるおえないという課題があった。

［課題を解決するための手段］ このような課題を解決するために、この発明は、固有
回路と共有メモリとの間に設けられたファーストイン・
ファーストアウト形のバッファと、そのバッファを制御
するバッファ制御回路とを備え、共有メモリとバッファ
との間のデータ転送速度をバッファと固有回路との間の
データ転送速度より早くして、固有回路がバッファをア
クセスし続けている間バッファが共有メモリを間欠的に
アクセスするものとし、メモリアクセス競合調停回路は
バッファが共有メモリをアクセスしてから次にアクセス
するまでの間他の固有回路にアクセス権を認めるように
したものである。

［作用］ 特定回路は共有メモリを直接アクセスせず、バッファ
との間でデータの授受を行うので、占有時間が長い回路
があってもバッファの占有時間が長くなるだけとなる。
バッファのデータが少なくなれば共有メモリから読み出
してくることになるが、共有メモリからのデータ読出速
度はバッファと特定回路間のデータ転送速度より早いの
で、共有メモリが間欠的にアクセスされ、ある回路の占
有時間が長い場合でもその回路によって共有メモリが占
有されることはない。

［実施例］ 第１図はこの発明の一実施例を示すブロック図であ
る。図において、X.25回線等の伝送回線２から受信した
パケットはパケット回線収容装置１内で処理され、デー
タ転送バス３を介して他の装置に転送される。また逆に
データ転送バス３から受信したデータをパケット回線収
容装置１内で処理し、伝送回路２に送信する。すなわ
ち、伝送回線２からデータを受信し始めると回線インタ
ーフェイス回路４はデータワード単位で制御線５を介し
てメモリアクセス競合調停回路６にメモリアクセス権を
要求し、制御線５を介してメモリアクセス権が与えられ
ると、内部バス16を介して共有メモリ７にデータを転送
する。

回線インターフェイス回路４は１パケット分のデータ
を受信し終わると制御線８を介してCPU9にパケットの受
信を通知する。CPU9は制御線10を介してメモリアクセス
競合調停回路６に共有メモリ７のアクセス権を要求し、
それが認められると共有メモリ７上のパケットに内部バ
ス16を介して必要な処理を行い、バスインターフェイス
回路11に制御線８を介してデータの転送を要求する。

バスインターフェイス回路11はFIFO制御回路12に対し
て制御線８を介して共有メモリ７上のデータ読出を要求
する。FIFO制御回路12は制御線18を介してメモリアクセ
ス競合調停回路６に共有メモリ７のアクセス権を要求
し、それが認められるとコントロール線15を制御し、内
部バス16を介して共有メモリ７上のデータを送信用FIFO
13に書き込む。FIFO制御回路12はコントロール線15を介
して送信用FIFO13内のデータを監視し、そのデータ量が
一定の上限値を越えると送信用FIFO13への書き込みを中
止し、バスインターフェイス回路11に制御線８を介して
データ転送開始を要求する。バスインターフェイス回路
11は送信用FIFO13から内部バス17を介してデータを読出
し、データ転送バス３を介して他装置にデータを転送す
る。このとき、共有メモリ７と送信用FIFO13とのデータ
転送速度は送信用FIFO13とバスインターフェイス回路11
との間のデータ転送速度より早い速度となるように構成
されている。

バスインターフェイス回路11がデータ転送中、FIFO制
御回路12は送信用FIFO13内のデータ量を監視し、一定の
下限値を下回ると制御線18を介してメモリアクセス競合
調停回路６に共有メモリのアクセス権を要求し、それが
認められるとコントロール線15を制御して、内部バス16
を介して共有メモリ７上のデータを送信用FIFO13に転送
する。

逆にデータ転送バス３からデータを受信し、伝送回線
２にパケットを送出する場合も同様に、FIFO制御回路12
はバスインターフェイス回路11がデータ受信中、受信用
FIFO14内のデータ量を監視し、それが一定の上限値を越
えると共有メモリ７のアクセス権を獲得し、一定の下限
値になるまでFIFO内のデータを共有メモリ７に転送する
ことを繰り返す。このとき、共有メモリ７と受信用FIFO
14との間のデータ転送速度が受信用FIFO14とバスインタ
ーフェイス回路11との間のデータ転送速度より早いこと
は、前述の場合と同様である。

第２図はFIFO内のデータ量、回線インターフェイス回
路４、CPU9、送信用FIFO13、受信用FIFO14が共有メモリ
７をアクセスする期間およびバスインターフェイス回路
11がデータ転送バス３からデータを送受信している期間
の一例を示している。図において、送信用FIFO13内のデ
ータ量は共有メモリ７から送信用FIFO13へのデータ転送
量からそのFIFOより読出したデータ量を減ずることによ
って求められる。共有メモリ７から送信用FIFO13への単
位時間あたりのデータ転送量は、バスインターフェイス
回路11のFIFO内の単位時間あたりのデータ読出量より大
きいため、バスインターフェイス回路11がデータ送信
中、共有メモリ７をアクセスし続ける必要がなく、間欠
的に共有メモリ７をアクセスすれば良いため、この間に
CPU9、回線インターフェイス回路４が共有メモリ７をア
クセスすることが可能である。データ転送バス３からデ
ータを受信する場合も同様である。

なお、以上の実施例は固有の回路のうち最もメモリア
クセス時間の長いバスインターフェイス11と共有メモリ
７との間にバッファとなるFIFO（ファーストイン・ファ
ーストアウト）を設けるとともに、FIFO制御回路をバッ
ファ制御回路として設けてFIFOの動作を制御している
が、回線インターフェイス回路４その他の回路も共有メ
モリの占有時間が長ければその回路との間にFIFOおよび
FIFO制御回路を設ければ良い。

［発明の効果］ 以上説明したようにこの発明は、共有メモリと固有回
路との間にバッファを設け、共有メモリとバッファとの
間のデータ転送速度をバッファと固有回路との間のデー
タ転送速度より早くして、固有回路がバッファをアクセ
スし続けている間バッファが共有メモリを間欠的にアク
セスするようにし、バッファが共有メモリをアクセスし
てから次のアクセスするまでの間、他の回路にアクセス
権を認めるようにしたので、固有回路が長時間データ転
送を行うものであっても他の回路がそれによって共有メ
モリのアクセスを長時間禁じられることがなく、効率良
く共有メモリのアクセスが行えるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はデータ転送状態を示す図である。 １……パケット回線収容装置、２……伝送回線、３……
データ転送バス、４……回線インターフェイス回路、６
……メモリアクセス競合調停回路、９……CPU、11……
バスインターフェイス回路、12……FIFO制御回路、13,1
4……FIFO。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリ占有時間が異なる複数の固有回路の
   うちメモリアクセス競合調停回路によってアクセス権を
   認められたものが共有メモリをアクセスするメモリアク
   セス方式において、 前記固有回路と前記共有メモリとの間に設けられたファ
   ーストイン・ファーストアウト形のバッファと、 そのバッファを制御するバッファ制御回路とを備え、 前記共有メモリと前記バッファとの間のデータ転送速度
   を前記バッファと前記固有回路との間のデータ転送速度
   より早くして、前記固有回路が前記バッファをアクセス
   し続けている間、前記バッファが前記共有メモリを間欠
   的にアクセスするものとし、 前記メモリアクセス競合調停回路は、前記バッファが前
   記共有メモリをアクセスしてから次にアクセスするまで
   の間、他の前記固有回路に前記アクセス権を認めること
   を特徴とするメモリアクセス方式。