JPH03158951A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、メモリアクセス時間の異なる複数の回路が
共有メモリにアクセスする際、共有メモリのアクセス効
率を向上させるメモリアクセス方式に関するものである
。

［従来の技術］ 従来、この種のメモリアクセス方式は、各々独立した機
能を有する複数の回路がメモリアクセス調停回路に対し
てメモリアクセスを要求し、メモリアクセス調停回路の
制御によってメモリアクセス権を認められた回路が直接
共有メモリをアクセスしていた。

［発明が解決しようとする課題］ しかしながらこのような従来の方法は、各々独立した機
能を有する複数の回路が直接共有メモリをアクセスする
ので、特定の回路が長時間にわたり共有メモリをアクセ
スする可能性があり、この場合はその間、他の回路は共
有メモリへのアクセスが禁止されたままとなり、処理を
中止せざるおえないという課題があった。

［課題を解決するための手段］ このような課題を解決するためにこの発明は、特定の回
路と共有メモリとの間にバッファを設け、共有メモリと
バッファ間のデータ転送速度をバッファと特定の回路と
の間のデータ転送速度よりも早くしたものである。

［作用］ 特定回路は共有メモリを直接アクセスせず、バッファと
の間でデータの授受を行うので、占有時間が長い回路が
あってもバッファの占有時間が長くなるだけとなる。バ
ッファのデータが少なくなれば共有メモリから読み出し
てくることになるが、共有メモリからのデータ読出速度
はバッファと特定回路間のデータ転送速度より早いので
、共有メモリが間欠的にアクセスされ、ある回路の占有
時間が長い場合でもその回路によって共有メモリが占有
されることはない。

［実施例］ 第１図はこの発明の一実施例を示すブロック図である。

図において、Ｘ、２５回線等の伝送回線２から受信した
パケットはパケット回線収容装置１内で処理され、デー
タ転送バス３を介して他の装置に転送される。また逆に
データ転送バス３から受信したデータをパケット回線収
容装置１内で処理し、伝送回線２に送信する。すなわち
、伝送回線２からデータを受信し始めると回線インター
フェイス回路４はデータワード単位で制御線５を介して
メモリアクセス競合調停回路６にメモリアクセス権を要
求し、制御線５を介してメモリアクセス権が与えられる
と、内部バス１６を介して共有メモリ７にデータを転送
する。

回線インターフェイス回路４は１パケット分のデータを
受信し終わると制御線８を介してＣＰＵ９にパケットの
受信を通知する。ＣＰＵ９は制御線ＩＯを介してメモリ
アクセス競合調停回路６に共有メモリ７のアクセス権を
要求し、それが認められると共有メモリ７上のパケット
に内部バス１６を介して必要な処理を行い、バスインタ
ーフェイス回路１１に制御線８を介してデータの転送を
要求する。

バスインターフェイス回路１１はＦＩＦＯ制御回路１２
に対して制御線８を介して共有メモリ７上のデータ読出
を要求する。ＦＩＦＯ制御回路１２は制御線１８を介し
てメモリアクセス競合調停回路６に共有メモリ７のアク
セス権を要求し、それが認められるとコントロール線１
５を制御し、内部バス１６を介して共有メモリ７上のデ
ータを送信用ＦＩＦＯ１３に書き込む。ＦＩＦＯ制御回
路１２はコントロール線１５を介して送信用ＦＩＦＯ１
３内のデータを監視し、そのデータ量が一定の上限値を
越えると送信用ＰＩＦ０１３への書き込みを中止し、バ
スインターフェイス回路１１に制御線８を介してデータ
転送開始を要求する。バスインターフェイス回路１１は
送信用ＦＩＦＯ１３から内部バス１７を介してデータを
読出し、データ転送バス３を介して他装置にデータを転
送する。このとき、共有メモリ７と送信用ＰＩＦ０１３
とのデータ転送速度は送信用ＰＩＦ０１３とバスインタ
ーフェイス回路１１との間のデータ転送速度より早い速
度となるように構成されている。

バスインターフェイス回路１１がデータ転送中、ＦＩＦ
Ｏ制御回路１２は送信用ＦＩＦＯ１３内のデータ量を監
視し、一定の下限値を下回ると制御線１８を介してメモ
リアクセス競合調停回路６に共有メモリのアクセス権を
要求し、それぞ認められるとコントロール線１５を制御
して、内部バス１６を介して共有メモリ７上のデータを
送信用ＦＩＦＯ１３に転送する。

逆にデータ転送バス３からデータを受信し、伝送回線２
にパケットを送出する場合も同様に、ＦＩＦＯ制御回路
１２はバスインターフェイス回路１１がデータ受信中、
受信用ＦＯＦＯ１４内のデータ量を監視し、それが一定
の上限値を越えると共有メモリ７のアクセス権を獲得し
、一定の下限値になるまでＦＩＦＯ内のデータを共有メ
モリ７に転送することを繰り返す。このと共有メモリ７
と受信用ＦＯＦＯ１４との間のデータ転送速度は受信用
ＦＯＦＯ１４とバスインターフェイス回路１１との間の
データ転送速度より早いことは前述の場合と同様である
。

第２図はＦＯＦＯ内のデータ量、回線インターフェイス
回路４、ＣＰＵ９、送信用ＦＩＦＯ１３、受信用ＦＯＦ
Ｏ１４が共有メモリ７をアクセスする期間およびバスイ
ンターフェイス回路１１がデータ転送バス３からデータ
を送受信している期間の一例を示している。図において
、送信用Ｆ　Ｉ　ＦＯ１３内のデータ量は共有メモリ７
から送信用ＦＩＦＯ１３へのデータ転送量からそのＦＩ
ＦＯより読出したデータ量を減することによって求めら
れる。共有メモリ７から送信用ＦＩＦＯ１３への単位時
間あたりのデータ転送量は、バスインターフェイス回路
１１のＦＯＦＯ内の単位時間あたりのデータ読出菫より
大きいため、バスインターフェイス回路１１がデータ送
信中、共有メモリ７をアクセスし続ける必要がなく、間
欠的に共有メモリ７をアクセスすれば良いため、この間
にＣＰＵ９、回線インターフェイス回路４が共有メモリ
７をアクセスすることが可能である。データ転送バス３
からデータを受信する場合も同様である。

なお、以上の実施例は固有の回路のうち最もメモリアク
セス時間の長いバスインターフェイス１１と共有メモリ
７との間にバッファとなるＦＯＦＯを設けるとともに、
ＦＩＦＯ制御回路をバッファ制御回路として設けてＦＩ
ＦＯの動作を制御しているが、回線インターフェイス回
路４その他の回路も共有メモリの占有時間が長ければそ
の回路との間にＦＩＦＯおよびＦＩＦＯ制御回路を設け
れば良い。

［発明の効果］ 以上説明したようにこの発明は、共有メモリと固有回路
との間にバッファを設け、共有メモリとバッファの間の
データ転送速度をバッファと固有回路との間のデータ転
送速度より早くしたので、固有回路が長時間データ転送
を行うものであっても他の回路がそれによって共有メモ
リのアクセスを長時間禁じられることがなく、効率良く
共有メモリのアクセスが行えるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はデータ転送状態を示す図である。

Claims (1)

1. 【特許請求の範囲】 メモリ占有時間が異なる複数の固有回路のうちメモリア
   クセス競合調停回路によってアクセス権を認められたも
   の共有メモリをアクセスするメモリアクセス方式におい
   て、 固有回路と共有メモリの間に設けたバッファと、そのバ
   ッファを制御するバッファ制御回路とを設け、 共有メモリとバッファ間のデータ転送速度をバッファと
   固有メモリとの間のデータ転送速度より早くしたことを
   特徴とするメモリアクセス方式。