JPH0137781B2 - - Google Patents
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- JPH0137781B2 JPH0137781B2 JP55091414A JP9141480A JPH0137781B2 JP H0137781 B2 JPH0137781 B2 JP H0137781B2 JP 55091414 A JP55091414 A JP 55091414A JP 9141480 A JP9141480 A JP 9141480A JP H0137781 B2 JPH0137781 B2 JP H0137781B2
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- JP
- Japan
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- state
- central processing
- master
- processing unit
- memory device
- Prior art date
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Links
- 238000012545 processing Methods 0.000 claims description 44
- 230000005856 abnormality Effects 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は二重化メモリの制御方式に関し、特に
複数の中央処理装置と、該複数の中央処理装置か
ら共通にアクセスされる二重化されたメモリ装置
とをそなえるデータ処理システムにおいて、マス
タ・スレーブ方式にもとづいて中央処理装置から
のアクセス要求に応答する制御方式に関する。
複数の中央処理装置と、該複数の中央処理装置か
ら共通にアクセスされる二重化されたメモリ装置
とをそなえるデータ処理システムにおいて、マス
タ・スレーブ方式にもとづいて中央処理装置から
のアクセス要求に応答する制御方式に関する。
第１図はメモリ装置を二重化した場合の一般的
な構成図であり、第１図に示すように、メモリ装
置を二重化する場合には、物理的には同一のメモ
リ装置ＡとＢをできるだけ独立させることが信頼
性の点においても保守性の点においても望まし
い。しかし、中央処理装置（CPU）の処理、す
なわちプログラムからは、単一のメモリが存在す
るように見える方が扱いやすい。このためには、
１回のライト命令によつてＡ／Ｂ両系に対して同
一のデータがライトされ、逆にリード命令に対し
ては、Ａ，Ｂいずれかの系の一方のみからデータ
がリードされ、そのデータ自身に誤りがあつた時
は、正常な系からのみ選択的にリードされる必要
がある。また、両系のデータの内容の一致を保証
するためには、マスタ側のメモリ装置の内容を読
出して、スレーブ側装置に書込む、いわゆるコピ
ー動作を行なう必要がある。
な構成図であり、第１図に示すように、メモリ装
置を二重化する場合には、物理的には同一のメモ
リ装置ＡとＢをできるだけ独立させることが信頼
性の点においても保守性の点においても望まし
い。しかし、中央処理装置（CPU）の処理、す
なわちプログラムからは、単一のメモリが存在す
るように見える方が扱いやすい。このためには、
１回のライト命令によつてＡ／Ｂ両系に対して同
一のデータがライトされ、逆にリード命令に対し
ては、Ａ，Ｂいずれかの系の一方のみからデータ
がリードされ、そのデータ自身に誤りがあつた時
は、正常な系からのみ選択的にリードされる必要
がある。また、両系のデータの内容の一致を保証
するためには、マスタ側のメモリ装置の内容を読
出して、スレーブ側装置に書込む、いわゆるコピ
ー動作を行なう必要がある。
本発明は中央処理装置に対する応答を決定する
ためのマスタ・スレーブ状態と、データの内容を
保証するためのオンライン／コピー／オフライン
状態等とを組合せることによつて二重化メモリ全
体の動作モードを決定し、二重化メモリ装置が、
通常運用及び保守作業等のどの状態においても
CPUのアクセス要求に応答し、メモリとしての
オンライン動作が常に保証されるような機能を提
供して、メモリ・システムの信頼度を上げる事を
目的とする。そしてそのため本発明は、複数の中
央処理装置と、該複数の中央処理装置から共通に
アクセスされる二重化されたメモリ装置とをそな
えるデータ処理システムにおいて、各メモリ装置
にモード制御回路をそなえ、少なくとも (1) 共通メモリとして、要求を発した中央処理装
置のうちの１つを選択し、該選択した中央処理
装置からの信号に応答するマスタ・オンライン
状態と、 (2) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、マスタ状態のメモリ装
置に異常が発生したときに、該マスタ状態のメ
モリ装置に代つて中央処理装置からの信号に応
答するスレーブ・オンライン状態と、 (3) 要求を発した中央処理装置の選択を行ない、
中央処理装置からのアクセス要求が存在しない
ときは、スレーブ状態のメモリ装置へデータを
転送するマスタ・コピー状態と、 (4) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、中央処理装置からのア
クセス要求がないときは、マスタ状態のメモリ
装置からデータを受取り、コピー動作を行なう
スレーブ・コピー状態と、 (5) 要求を発した中央処理装置の選択を行なう
が、特定の中央処理装置に対してのみ応答する
マスタ・オフライン状態と、 (6) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従うが、特定の中央処理装置
に対してのみ応答するスレーブ・オフライン状
態とを、 各メモリ装置がとり得るようにしたことを特徴
とする。なお、ここで言う特定の中央処理装置と
は、例えば、保守のために一時的にオンライン動
作を停止している中央処理装置のことを示す。
ためのマスタ・スレーブ状態と、データの内容を
保証するためのオンライン／コピー／オフライン
状態等とを組合せることによつて二重化メモリ全
体の動作モードを決定し、二重化メモリ装置が、
通常運用及び保守作業等のどの状態においても
CPUのアクセス要求に応答し、メモリとしての
オンライン動作が常に保証されるような機能を提
供して、メモリ・システムの信頼度を上げる事を
目的とする。そしてそのため本発明は、複数の中
央処理装置と、該複数の中央処理装置から共通に
アクセスされる二重化されたメモリ装置とをそな
えるデータ処理システムにおいて、各メモリ装置
にモード制御回路をそなえ、少なくとも (1) 共通メモリとして、要求を発した中央処理装
置のうちの１つを選択し、該選択した中央処理
装置からの信号に応答するマスタ・オンライン
状態と、 (2) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、マスタ状態のメモリ装
置に異常が発生したときに、該マスタ状態のメ
モリ装置に代つて中央処理装置からの信号に応
答するスレーブ・オンライン状態と、 (3) 要求を発した中央処理装置の選択を行ない、
中央処理装置からのアクセス要求が存在しない
ときは、スレーブ状態のメモリ装置へデータを
転送するマスタ・コピー状態と、 (4) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、中央処理装置からのア
クセス要求がないときは、マスタ状態のメモリ
装置からデータを受取り、コピー動作を行なう
スレーブ・コピー状態と、 (5) 要求を発した中央処理装置の選択を行なう
が、特定の中央処理装置に対してのみ応答する
マスタ・オフライン状態と、 (6) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従うが、特定の中央処理装置
に対してのみ応答するスレーブ・オフライン状
態とを、 各メモリ装置がとり得るようにしたことを特徴
とする。なお、ここで言う特定の中央処理装置と
は、例えば、保守のために一時的にオンライン動
作を停止している中央処理装置のことを示す。
以下、本発明を図面により説明する。第２図は
本発明による実施例のデータ処理システムのブロ
ツク図であり、図中、１−１〜１−４は中央処理
装置（CPU）、２は二重化メモリ、３−１と３−
２はメモリ・コントローラ、４−１と４−２はメ
モリ・アレイである。第２図において、メモリ・
コントローラ３−１とメモリ・アレイ４−１がＡ
系のメモリ装置を構成し、メモリコントローラ３
−２とメモリ・アレイ４−２がＢ系のメモリ装置
を構成する。
本発明による実施例のデータ処理システムのブロ
ツク図であり、図中、１−１〜１−４は中央処理
装置（CPU）、２は二重化メモリ、３−１と３−
２はメモリ・コントローラ、４−１と４−２はメ
モリ・アレイである。第２図において、メモリ・
コントローラ３−１とメモリ・アレイ４−１がＡ
系のメモリ装置を構成し、メモリコントローラ３
−２とメモリ・アレイ４−２がＢ系のメモリ装置
を構成する。
各中央処理装置はＡ，Ｂ両系のメモリ装置を意
識することなく、単一のメモリ装置とみなしてア
クセスを行ない、二重化メモリ２側においては、
各メモリコントローラが後述するように、種々の
動作モードに従つて制御動作を行なう。
識することなく、単一のメモリ装置とみなしてア
クセスを行ない、二重化メモリ２側においては、
各メモリコントローラが後述するように、種々の
動作モードに従つて制御動作を行なう。
第３図は本発明による実施例のメモリ・コント
ローラのブロツク図であり、図中、３はメモリ・
コントローラ、５は競合制御回路、６はモード制
御回路、７はメモリ制御回路、BEQ０〜３は
CPU０〜３からのサービス要求信号、AD０〜３
はCPU０〜３からのアドレス信号およびデータ
信号、REQは競合制御回路５で選択されたCPU
のサービス要求信号、ADは競合制御回路５で選
択されたCPUのアドレス信号およびデータ信号、
CTRLはメモリ制御回路７へのコントロール信
号、PONは電源ユニツトの状態信号、MEN
BUSはメモリアレイとの間のインタフエースバ
ス、COPY BUSはＡ系とＢ系の間のデータコピ
ーのためのインタフエースバスである。第３図に
おいて、競合制御回路５は、複数のCPUからサ
ービス要求が発生されてきたとき、いずれか１つ
のCPUからのサービス要求を選択し、該選択し
たCPUからのサービス要求信号およびアドレス
信号、データ信号をモード制御回路６に入力す
る。また、アドレス信号およびデータ信号は、同
時にメモリ制御回路７へ入力される。モード制御
回路６は後述するように、当該メモリ装置（Ａ系
またはＢ系）の動作モードに従つてコントロール
信号（CTPL）をメモリ制御回路７へ送出し、メ
モリ制御回路７の動作態様を指示する。メモリ制
御回路７は該コントロール信号に基づいてリード
動作／ライト動作、コピー動作等を行なう。
ローラのブロツク図であり、図中、３はメモリ・
コントローラ、５は競合制御回路、６はモード制
御回路、７はメモリ制御回路、BEQ０〜３は
CPU０〜３からのサービス要求信号、AD０〜３
はCPU０〜３からのアドレス信号およびデータ
信号、REQは競合制御回路５で選択されたCPU
のサービス要求信号、ADは競合制御回路５で選
択されたCPUのアドレス信号およびデータ信号、
CTRLはメモリ制御回路７へのコントロール信
号、PONは電源ユニツトの状態信号、MEN
BUSはメモリアレイとの間のインタフエースバ
ス、COPY BUSはＡ系とＢ系の間のデータコピ
ーのためのインタフエースバスである。第３図に
おいて、競合制御回路５は、複数のCPUからサ
ービス要求が発生されてきたとき、いずれか１つ
のCPUからのサービス要求を選択し、該選択し
たCPUからのサービス要求信号およびアドレス
信号、データ信号をモード制御回路６に入力す
る。また、アドレス信号およびデータ信号は、同
時にメモリ制御回路７へ入力される。モード制御
回路６は後述するように、当該メモリ装置（Ａ系
またはＢ系）の動作モードに従つてコントロール
信号（CTPL）をメモリ制御回路７へ送出し、メ
モリ制御回路７の動作態様を指示する。メモリ制
御回路７は該コントロール信号に基づいてリード
動作／ライト動作、コピー動作等を行なう。
第４図は本発明による実施例のモード制御回路
６のブロツク図であり、図中、８はモード保持回
路、９は制御信号作成回路、１０は制御レジス
タ、１１はエラーチエツク回路、１２〜１４はフ
リツプフロツプである。モード保持回路８はコン
トローラの状態をフリツプフロツプ１２〜１４に
より保持する回路であり、フリツプフロツプ１２
がオンのときオンライン状態、オフのときオフラ
イン状態、フリツプフロツプ１３がオンのときマ
スタ状態、オフのときスレーブ状態、フリツプフ
ロツプ１４がオンのときコピー状態、オフのとき
非コピー状態をそれぞれ表示している。制御信号
作成回路９は第３図図示の競合制御回路５からサ
ービス要求信号（REQ）を受信したとき、その
ときのモード保持回路８の内容によつてメモリ制
御回路７（第３図図示）の動作を指示する信号を
作成する回路である。制御レジスタ１０はメモ
リ・コントローラの状態をCPUのプログラムに
より変更するとき、CPUからのモード設定用コ
マンドを保持するためのレジスタである。エラー
チエツク回路１１はECC（Error Correction
Codc）チエツク、記憶保護チエツク、パリテイ
チエツク等のエラーチエツクを行ない、メモリコ
ントローラの動作状態を変更させる必要のあるエ
ラーが検出されたとき、モード保持回路８へ状態
変更を指示する信号を送出する回路である。ま
た、第４図において、SETはCPUのプログラム
により制御レジスタ１０にコマンドがセツトされ
たときに、モード保持回路８の対応するフリツプ
フロツプ１２〜１４をセツトするための信号、
ERRはエラーチエツク回路１１がエラーを検出
したときにモード保持回路の状態の変更を指示す
る信号、ONLは“オン”のときコントローラが
オンライン状態にあり“オフ”のときオフライン
状態にあることを示す信号、MSTは“オン”の
ときコントローラがマスタ状態にあり“オフ”の
ときスレーブ状態にあることを示す信号、CPY
は“オン”のときコントローラがコピー状態にあ
り、“オフ”のとき非コピー状態にあることを示
す信号、MSTR／Ｗはマスタとしてリード動作
またはライト動作を行なうことを指示する信号、
SLV Ｒ／Ｗはスレーブとしてリード動作または
ライト動作を行なうこと、すなわちリード動作の
ときメモリからデータを読出すがCPUへはデー
タ送出を行なわず、マスタ側でエラーが検出され
たときに代行してデータをCPUへ送出するよう
動作することを指示する信号、MST CPYはマ
スタとして、スレーブへコピーのためのデータを
送出することを指示する信号、SLV CPYはスレ
ーブとしてマスタからのコピーのためのデータを
受取り、メモリへ書込むことを指示する信号、
WALTはオンライン／オフラインの状態から、
現在のREQ信号に応答する必要がなくメモリ制
御回路７（第３図図示）は待ち状態になることを
指示する信号である。その他、AD、REQ、
PONは第３図と同一の信号である。
６のブロツク図であり、図中、８はモード保持回
路、９は制御信号作成回路、１０は制御レジス
タ、１１はエラーチエツク回路、１２〜１４はフ
リツプフロツプである。モード保持回路８はコン
トローラの状態をフリツプフロツプ１２〜１４に
より保持する回路であり、フリツプフロツプ１２
がオンのときオンライン状態、オフのときオフラ
イン状態、フリツプフロツプ１３がオンのときマ
スタ状態、オフのときスレーブ状態、フリツプフ
ロツプ１４がオンのときコピー状態、オフのとき
非コピー状態をそれぞれ表示している。制御信号
作成回路９は第３図図示の競合制御回路５からサ
ービス要求信号（REQ）を受信したとき、その
ときのモード保持回路８の内容によつてメモリ制
御回路７（第３図図示）の動作を指示する信号を
作成する回路である。制御レジスタ１０はメモ
リ・コントローラの状態をCPUのプログラムに
より変更するとき、CPUからのモード設定用コ
マンドを保持するためのレジスタである。エラー
チエツク回路１１はECC（Error Correction
Codc）チエツク、記憶保護チエツク、パリテイ
チエツク等のエラーチエツクを行ない、メモリコ
ントローラの動作状態を変更させる必要のあるエ
ラーが検出されたとき、モード保持回路８へ状態
変更を指示する信号を送出する回路である。ま
た、第４図において、SETはCPUのプログラム
により制御レジスタ１０にコマンドがセツトされ
たときに、モード保持回路８の対応するフリツプ
フロツプ１２〜１４をセツトするための信号、
ERRはエラーチエツク回路１１がエラーを検出
したときにモード保持回路の状態の変更を指示す
る信号、ONLは“オン”のときコントローラが
オンライン状態にあり“オフ”のときオフライン
状態にあることを示す信号、MSTは“オン”の
ときコントローラがマスタ状態にあり“オフ”の
ときスレーブ状態にあることを示す信号、CPY
は“オン”のときコントローラがコピー状態にあ
り、“オフ”のとき非コピー状態にあることを示
す信号、MSTR／Ｗはマスタとしてリード動作
またはライト動作を行なうことを指示する信号、
SLV Ｒ／Ｗはスレーブとしてリード動作または
ライト動作を行なうこと、すなわちリード動作の
ときメモリからデータを読出すがCPUへはデー
タ送出を行なわず、マスタ側でエラーが検出され
たときに代行してデータをCPUへ送出するよう
動作することを指示する信号、MST CPYはマ
スタとして、スレーブへコピーのためのデータを
送出することを指示する信号、SLV CPYはスレ
ーブとしてマスタからのコピーのためのデータを
受取り、メモリへ書込むことを指示する信号、
WALTはオンライン／オフラインの状態から、
現在のREQ信号に応答する必要がなくメモリ制
御回路７（第３図図示）は待ち状態になることを
指示する信号である。その他、AD、REQ、
PONは第３図と同一の信号である。
実施例において、メモリ装置のＡ／Ｂ系はそれ
ぞれのモード制御回路の制御により、電源投入中
は下記のいずれかの状態にある。
ぞれのモード制御回路の制御により、電源投入中
は下記のいずれかの状態にある。
(1) マスターオンライン（MO）
共通メモリとしてCPUの選択を行ない、
CPUの信号に応答する。
CPUの信号に応答する。
(2) スレーブオンライン（SO）
CPU選択はマスターに従い、マスターに異
常が発生した時にマスターに代わつてCPUの
信号に応答する。
常が発生した時にマスターに代わつてCPUの
信号に応答する。
(3) マスターコピー（MC）
CPUの選択を行ない、CPUからのアクセス
要求がない時はスレープのデータを転送する。
要求がない時はスレープのデータを転送する。
(4) スレーブコピー（SC）
CPUの選択はマスターに従い、CPUからの
アクセス要求がない時はマスターからのデータ
を受けとりコピーする。
アクセス要求がない時はマスターからのデータ
を受けとりコピーする。
(5) マスターオフライン（MF）
CPUの選択を行なうが、特定のCPUに対し
てのみ応答する。
てのみ応答する。
(6) スレーブオフライン（SF）
CPUの選択はマスターに従うが、特定の
CPUに対してのみ応答する。
CPUに対してのみ応答する。
これらの状態の組合せによる二重化共通メモリ
の状態遷移図を第５図に示す。第５図において丸
印は各状態を示し、図中、上側はＡ系の状態、下
側はＢ系の状態を示す。各丸印の中ににおいて
MOはマスタ側で、かつオンライン状態、SOは
スレーブ側で、かつオンライン状態、MCはマス
タ側で、かつコピー状態、SCはスレーブ側で、
かつコピー状態、MFはマスタ側で、かつオフラ
イン状態、SFはスレーブ側で、かつオフライン
状態、Ｐはパワーオフ状態である。また、各状態
間の遷移のきつかけは矢印で示してあり、APON
はＡ系電源投入、BPONはＢ系電源投入、APOFはＡ
系電源切断、BPOFはＢ系電源切断、AONLはＡ系に
オンラインコマンドセツト、BONLはＢ系にオンラ
インコマンドセツト、AOFLはＡ系にオフライイン
コマンドセツト、BOFLはＢ系にオフラインコマン
ドセツト、ACPYはＡ系にコピー（Ｂ→Ａ）コマン
ドセツト、BCPYはＢ系にコピー（Ａ→Ｂ）コマン
ドセツト、ACMPSはＡ系でコピー動作が正常終了、
BCMPSはＢ系でコピー動作が正常終了、ACPMBEは
Ａ系でコピー動作後、再読出しで２ビツトエラー
のため中止、BCPMBEはＢ系でコピー動作後再読出
しで２ビツトエラーのため中止、AMBEはＡ系で
２ビツトエラー発生、BMBEはＢ系で２ビツトエ
ラー発生、ABMBEはＡ／Ｂ両系同時に２ビツトエ
ラー発生をそれぞれ示している。
の状態遷移図を第５図に示す。第５図において丸
印は各状態を示し、図中、上側はＡ系の状態、下
側はＢ系の状態を示す。各丸印の中ににおいて
MOはマスタ側で、かつオンライン状態、SOは
スレーブ側で、かつオンライン状態、MCはマス
タ側で、かつコピー状態、SCはスレーブ側で、
かつコピー状態、MFはマスタ側で、かつオフラ
イン状態、SFはスレーブ側で、かつオフライン
状態、Ｐはパワーオフ状態である。また、各状態
間の遷移のきつかけは矢印で示してあり、APON
はＡ系電源投入、BPONはＢ系電源投入、APOFはＡ
系電源切断、BPOFはＢ系電源切断、AONLはＡ系に
オンラインコマンドセツト、BONLはＢ系にオンラ
インコマンドセツト、AOFLはＡ系にオフライイン
コマンドセツト、BOFLはＢ系にオフラインコマン
ドセツト、ACPYはＡ系にコピー（Ｂ→Ａ）コマン
ドセツト、BCPYはＢ系にコピー（Ａ→Ｂ）コマン
ドセツト、ACMPSはＡ系でコピー動作が正常終了、
BCMPSはＢ系でコピー動作が正常終了、ACPMBEは
Ａ系でコピー動作後、再読出しで２ビツトエラー
のため中止、BCPMBEはＢ系でコピー動作後再読出
しで２ビツトエラーのため中止、AMBEはＡ系で
２ビツトエラー発生、BMBEはＢ系で２ビツトエ
ラー発生、ABMBEはＡ／Ｂ両系同時に２ビツトエ
ラー発生をそれぞれ示している。
第５図から明らかなように、それぞれの状態は
次の要因によつて遷移する。
次の要因によつて遷移する。
(1) 電源の投入、切断（第５図においてPON、
POFと表示） (2) CPUからのオンラインコマンド、オフライ
ンコマンド（第５図においてONL、OFLと表
示） (3) CPUからのコピーコマンド（第５図におい
てCPYと表示） (4) コピー動作終了（第５図においてCMPSと表
示） (5) コピー中にエラーが発出（第５図において
CPMBEと表示） (6) ２ビツトエラーが発生（第５図において
MBEと表示） 上記要因のうち、(1)は第４図においてPON信
号線によつてモード保持回路８へ入力され、(2)と
(3)は第４図においてSET信号線によつてモード
保持回路８へ入力され、(5)と(6)は第４図において
ERR信号線によつてモード保持回路８へ入力さ
れ、(4)は第３図図示のメモリ制御回路７からの図
示しない制御線によつてモード保持回路８へ入力
される。そして、これらの制御信号によつて、各
フリツプフロツプ１２〜１４の状態を変更するこ
とによつて状態遷移が実行される。
POFと表示） (2) CPUからのオンラインコマンド、オフライ
ンコマンド（第５図においてONL、OFLと表
示） (3) CPUからのコピーコマンド（第５図におい
てCPYと表示） (4) コピー動作終了（第５図においてCMPSと表
示） (5) コピー中にエラーが発出（第５図において
CPMBEと表示） (6) ２ビツトエラーが発生（第５図において
MBEと表示） 上記要因のうち、(1)は第４図においてPON信
号線によつてモード保持回路８へ入力され、(2)と
(3)は第４図においてSET信号線によつてモード
保持回路８へ入力され、(5)と(6)は第４図において
ERR信号線によつてモード保持回路８へ入力さ
れ、(4)は第３図図示のメモリ制御回路７からの図
示しない制御線によつてモード保持回路８へ入力
される。そして、これらの制御信号によつて、各
フリツプフロツプ１２〜１４の状態を変更するこ
とによつて状態遷移が実行される。
本発明によれば、第５図の状態遷移図に示され
ているように、ひとたびオンラインの動作状態に
入つた後は片系にエラーが発生した場合も、オン
ライン動作を停止することなく、保守・立上げが
可能となる。例えば第５図のMO／SO（Ａ系がマ
スタで、かつオンライン／Ｂ系がスレーブで、か
つオンライン）の状態において、Ａ系で２ビツト
エラー（AMBE）が発生すると、SF／MO（Ａ系
がスレーブで、かつオフライン／Ｂ系がマスタ
で、かつオンライン）の状態に遷移する。
ているように、ひとたびオンラインの動作状態に
入つた後は片系にエラーが発生した場合も、オン
ライン動作を停止することなく、保守・立上げが
可能となる。例えば第５図のMO／SO（Ａ系がマ
スタで、かつオンライン／Ｂ系がスレーブで、か
つオンライン）の状態において、Ａ系で２ビツト
エラー（AMBE）が発生すると、SF／MO（Ａ系
がスレーブで、かつオフライン／Ｂ系がマスタ
で、かつオンライン）の状態に遷移する。
従つて、以後のCPUからの通常のアクセスは
Ｂ系に対して行なわれ、一方、Ａ系に対しては特
定のCPUからのアクセスのみ可能となる。その
ため該特定のCPUを使用してＡ系の障害メモリ
の修復を行なうことが可能であり、Ａ系が正常状
態に戻つた後は、該CPUよりオンラインコマン
ド（AONL）を与えることにより、SO／MO（Ａ系
がスレーブで、かつオンライン／Ｂ系がマスタ
で、かつオンライン）の状態に回復する。この場
合にＡ系とＢ系のメモリ内容を一致させてから
SO／MOの状態にする必要があるときは、該
CPUよりコピー（Ｂ→Ａ）コマンド（ACPY）を
与えることによりSC／MC（Ａ系がスレーブかつ
コピー／Ｂ系がマスタかつコピー）の状態をへ
て、SO／MOの状態に回復する。
Ｂ系に対して行なわれ、一方、Ａ系に対しては特
定のCPUからのアクセスのみ可能となる。その
ため該特定のCPUを使用してＡ系の障害メモリ
の修復を行なうことが可能であり、Ａ系が正常状
態に戻つた後は、該CPUよりオンラインコマン
ド（AONL）を与えることにより、SO／MO（Ａ系
がスレーブで、かつオンライン／Ｂ系がマスタ
で、かつオンライン）の状態に回復する。この場
合にＡ系とＢ系のメモリ内容を一致させてから
SO／MOの状態にする必要があるときは、該
CPUよりコピー（Ｂ→Ａ）コマンド（ACPY）を
与えることによりSC／MC（Ａ系がスレーブかつ
コピー／Ｂ系がマスタかつコピー）の状態をへ
て、SO／MOの状態に回復する。
以上説明したように、本発明によれば、二重化
メモリ装置の運用及び保守を通じて、どの状態に
おいてもCPUのアクセス要求に応答し、かつデ
ータの保証を行なうような制御が可能になるので
メモリ・システムとしての信頼度を上げることが
できる。
メモリ装置の運用及び保守を通じて、どの状態に
おいてもCPUのアクセス要求に応答し、かつデ
ータの保証を行なうような制御が可能になるので
メモリ・システムとしての信頼度を上げることが
できる。
第１図はメモリ装置を二重化した場合の一般的
な構成図、第２図は本発明による実施例のデータ
処理システムのブロツク図、第３図は本発明によ
る実施例のメモリ・コントローラのブロツク図、
第４図は本発明による実施例のモード制御回路の
ブロツク図、第５図は二重化共通メモリの状態遷
移図である。 図中、１−１〜１−４は中央処理装置、２は二
重化メモリ、３−１と３−２はメモリコントロー
ラ、５は競合制御回路、６はモード制御回路、７
はメモリ制御回路、８はモード保持回路、９は制
御信号作成回路、１０は制御レジスタ、１１はエ
ラーチエツク回路である。
な構成図、第２図は本発明による実施例のデータ
処理システムのブロツク図、第３図は本発明によ
る実施例のメモリ・コントローラのブロツク図、
第４図は本発明による実施例のモード制御回路の
ブロツク図、第５図は二重化共通メモリの状態遷
移図である。 図中、１−１〜１−４は中央処理装置、２は二
重化メモリ、３−１と３−２はメモリコントロー
ラ、５は競合制御回路、６はモード制御回路、７
はメモリ制御回路、８はモード保持回路、９は制
御信号作成回路、１０は制御レジスタ、１１はエ
ラーチエツク回路である。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置と、該複数の中央処理装
置から共通にアクセスされる二重化されたメモリ
装置とをそなえるデータ処理システムにおいて、
各メモリ装置に、オンライン状態／オフライン状
態を表示する第１のフラグと、マスタ状態／スレ
ープ状態を表示する第２のフラグと、コピー状
態／非コピー状態を表示する第３のフラグと、上
記各フラグの出力にもとづいて状態制御信号を作
成する手段とを含むモード制御回路とをそなえ、
少なくとも、 (1) 共通メモリとして、要求を発した中央処理装
置のうちの１つを選択し、該選択した中央処理
装置からの信号に応答するマスタ・オンライン
状態と、 (2) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、マスタ状態のメモリ装
置に異常が発生したときに、該マスタ状態のメ
モリ装置に代つて中央処理装置からの信号に応
答するスレーブ・オンライン状態と、 (3) 要求を発した中央処理装置の選択を行ない中
央処理装置からのアクセス要求が存在しないと
きは、スレーブ状態のメモリ装置へデータを転
送するマスタ・コピー状態と、 (4) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従い、中央処理装置からのア
クセス要求がないときは、マスタ状態のメモリ
装置からデータを受取り、コピー動作を行なう
スレーブ・コピー状態と、 (5) 要求を発した中央処理装置の選択を行なう
が、特定の中央処理装置に対してのみ応答する
マスタ・オフライン状態と、 (6) 要求を発した中央処理装置の選択はマスタ状
態のメモリ装置に従うが、特定の中央処理装置
に対してのみ応答するスレーブ・オフライン状
態とを、 各メモリ装置がとり得るようにしたことを特徴
とする二重化メモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141480A JPS5717066A (en) | 1980-07-04 | 1980-07-04 | Control system of double-structure memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141480A JPS5717066A (en) | 1980-07-04 | 1980-07-04 | Control system of double-structure memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717066A JPS5717066A (en) | 1982-01-28 |
| JPH0137781B2 true JPH0137781B2 (ja) | 1989-08-09 |
Family
ID=14025713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141480A Granted JPS5717066A (en) | 1980-07-04 | 1980-07-04 | Control system of double-structure memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717066A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243548A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | デ−タ記憶装置 |
-
1980
- 1980-07-04 JP JP9141480A patent/JPS5717066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717066A (en) | 1982-01-28 |
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