JPS58144964A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS58144964A JPS58144964A JP2857882A JP2857882A JPS58144964A JP S58144964 A JPS58144964 A JP S58144964A JP 2857882 A JP2857882 A JP 2857882A JP 2857882 A JP2857882 A JP 2857882A JP S58144964 A JPS58144964 A JP S58144964A
- Authority
- JP
- Japan
- Prior art keywords
- stop
- address
- operation panel
- cpu
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数のプロセッサで共通の負荷を分散処理す
るマルチプロセッサシステムに関し、特に一台のプロセ
ッサの停止条件成立時に全てのプロセッサを一斉に停止
させ得るようにしようとするものである。
るマルチプロセッサシステムに関し、特に一台のプロセ
ッサの停止条件成立時に全てのプロセッサを一斉に停止
させ得るようにしようとするものである。
技術の背景
所定のプログラムで動作するプロセッサ（ＣＰＵ）用い
たシステムでハードウェアもしくはソフトウェアをデバ
ッグするためにアドレスストップ機能は有用である。こ
れはｃＰＵが実行するプログラムのアドレスが予め操作
盤から設定した停止アドレスと一致したときにＣＰＵの
動作を停止させる機能である。
たシステムでハードウェアもしくはソフトウェアをデバ
ッグするためにアドレスストップ機能は有用である。こ
れはｃＰＵが実行するプログラムのアドレスが予め操作
盤から設定した停止アドレスと一致したときにＣＰＵの
動作を停止させる機能である。
従来技術と問題点
第１図はこの種のアドレスストップ機能を有する単体シ
ステムの構成図で、１は中央処理装置（ＣＰＵ）、２は
操作盤（ＣＮＳ） 、３は入出力制御装置（Ｉ ＯＣ）
、Ｊｔｔ主記憶ｌ１１ｆ （ＭＭ） 、５はプロセッ
サバス（ＰＢＵＳ）である、操作盤ＣＮＳに比較器を設
け、バス５を伝送されるアドレスが設定アドレスに一致
するとき該比較器に割込みを発生させるようにすると、
アドレスストップ機能を付与することができる。
ステムの構成図で、１は中央処理装置（ＣＰＵ）、２は
操作盤（ＣＮＳ） 、３は入出力制御装置（Ｉ ＯＣ）
、Ｊｔｔ主記憶ｌ１１ｆ （ＭＭ） 、５はプロセッ
サバス（ＰＢＵＳ）である、操作盤ＣＮＳに比較器を設
け、バス５を伝送されるアドレスが設定アドレスに一致
するとき該比較器に割込みを発生させるようにすると、
アドレスストップ機能を付与することができる。
ところでプロセッサが処理する仕事量が大になると、複
数個のプロセッサを設けて分散処理することが考えられ
る。か＼るマルチプロセッサシステムは第１図の構成が
複数組並設されたもので、各ＣＰＵＩは個々のプログラ
ムで独立して動作しながら共通の負荷（例えばデジタル
交換機における回線交換処理）を分散処理する。但し、
ＣＰＵ相互間でも必要に応じて通信を行なう必要があり
、このため各ＣＰＵは通信バスを介して相互に接続され
る。か−るシステムで例えば第１のＣＰＵから第２のＣ
ＰＵへ通信しようとしたが不能であるとき、その原因は
相手側ＣＰＵにあるとは限らず、自己にあるのかも知れ
ない。このような場合は自己と共に相手側も同時にスト
ップしてその時実行中のプログラムを解析するのが有効
である。
数個のプロセッサを設けて分散処理することが考えられ
る。か＼るマルチプロセッサシステムは第１図の構成が
複数組並設されたもので、各ＣＰＵＩは個々のプログラ
ムで独立して動作しながら共通の負荷（例えばデジタル
交換機における回線交換処理）を分散処理する。但し、
ＣＰＵ相互間でも必要に応じて通信を行なう必要があり
、このため各ＣＰＵは通信バスを介して相互に接続され
る。か−るシステムで例えば第１のＣＰＵから第２のＣ
ＰＵへ通信しようとしたが不能であるとき、その原因は
相手側ＣＰＵにあるとは限らず、自己にあるのかも知れ
ない。このような場合は自己と共に相手側も同時にスト
ップしてその時実行中のプログラムを解析するのが有効
である。
しかし、上述したアドレスストップ機能が単体システム
の場合と同様に単に各ＣＰＵ毎に独立して設けられてい
るだけであると、第１のＣＰＵに関しては通信不能とな
った所で動作を停止させることができる（例えば要求Ｒ
ＥＱを出し相手から承認ＡＣＫが返ってこないと再びＲ
ＥＱを出し、その回数が多くなるとりトライオーバーで
異常処理へとぶがそのジャンプ先アドレスをストップア
ドレスとしておく）が、第２のＣＰＵはその時点で走っ
ているプログラムのアドレスが予想できず従ってストッ
プアドレスの設定ができないので同時に停止させること
ができない、第１のＣＰＵが停止したらオペレータが直
ちに第２のＣＰＵを停止させるように手動操作すること
も考えられるが、その間に数秒以上は経過してしまうこ
とを考えればこれでは側底同時停止という形態には程遠
く、マルチプロセッサシステムの効果的なデバッグを期
し難い。
の場合と同様に単に各ＣＰＵ毎に独立して設けられてい
るだけであると、第１のＣＰＵに関しては通信不能とな
った所で動作を停止させることができる（例えば要求Ｒ
ＥＱを出し相手から承認ＡＣＫが返ってこないと再びＲ
ＥＱを出し、その回数が多くなるとりトライオーバーで
異常処理へとぶがそのジャンプ先アドレスをストップア
ドレスとしておく）が、第２のＣＰＵはその時点で走っ
ているプログラムのアドレスが予想できず従ってストッ
プアドレスの設定ができないので同時に停止させること
ができない、第１のＣＰＵが停止したらオペレータが直
ちに第２のＣＰＵを停止させるように手動操作すること
も考えられるが、その間に数秒以上は経過してしまうこ
とを考えればこれでは側底同時停止という形態には程遠
く、マルチプロセッサシステムの効果的なデバッグを期
し難い。
発明の目的
本発明は、単体でのアドレスストップ機能を有するマル
チプロセッサシステムに、簡単な付加回路とケーブルを
追加するだけで全プロセッサの一斉停止を可能とするも
のである。
チプロセッサシステムに、簡単な付加回路とケーブルを
追加するだけで全プロセッサの一斉停止を可能とするも
のである。
発明の構成
本発明は、通信バスを介して相互に接続されそして個々
のプログラムで独立して動作する複数のフロセッサを備
え、各プロセ・ノサの操作盤には自己のプロセッサの現
アドレスが予め設定した停止アドレスと一致したとき該
プロセ・ノサに対し割込みをかけて以後の動作を禁止す
る停止回路を設けてなるマルチプロセッサシステムにお
いて、各操作盤に、自己の操作盤の停止条件成立信号を
他の操作盤に与え、また選択スイ・ノチが操作されると
き他の操作盤からの停止条件成立を取込んで自己の停止
回路から割込み信号を発生させる付加回路を設け、且つ
各操作盤相互間を停止条件成立信号交換用のマルチケー
ブルで接続してなることを特徴とするものである。
のプログラムで独立して動作する複数のフロセッサを備
え、各プロセ・ノサの操作盤には自己のプロセッサの現
アドレスが予め設定した停止アドレスと一致したとき該
プロセ・ノサに対し割込みをかけて以後の動作を禁止す
る停止回路を設けてなるマルチプロセッサシステムにお
いて、各操作盤に、自己の操作盤の停止条件成立信号を
他の操作盤に与え、また選択スイ・ノチが操作されると
き他の操作盤からの停止条件成立を取込んで自己の停止
回路から割込み信号を発生させる付加回路を設け、且つ
各操作盤相互間を停止条件成立信号交換用のマルチケー
ブルで接続してなることを特徴とするものである。
発明の実施例
以下、図示の実施例を参照しながら本発明の詳細な説明
する。第２図は本発明の一実施例を示す概略構成図で、
１０〜１ｎはプロセッサ（ＣＰＵ）、２０〜２ｎは操作
盤（ＣＮＳ） 、６０〜６ ｎは通信さ御装置（ＣＣＵ
） 、７は通信ノイス、８＆よ通信バス制御装置（ＢＣ
Ｕ）である。各ＣＰＵとＣＮＳとを結ぶプロセッサノく
スには図示しなむ１カベ主記憶およびＩＯコントローラ
が接続される。これらは通常のマルチプロセ・ノサシス
テムの構成で、通信バス制御装置８は通信！イス７を通
してのＣＰＵｌ０〜１ｎ相互間の通信を制御する０本発
明ではこの樺なマルチプロセッサシステムの操作盤２０
〜２ｎ相互関にマルチケーブル９を敷設する、このケー
ブル９は信号線とアース線の２重力１らなる簡単なもの
で、例えばジャック機構により後述する各操作盤の付加
回路に接続される。
する。第２図は本発明の一実施例を示す概略構成図で、
１０〜１ｎはプロセッサ（ＣＰＵ）、２０〜２ｎは操作
盤（ＣＮＳ） 、６０〜６ ｎは通信さ御装置（ＣＣＵ
） 、７は通信ノイス、８＆よ通信バス制御装置（ＢＣ
Ｕ）である。各ＣＰＵとＣＮＳとを結ぶプロセッサノく
スには図示しなむ１カベ主記憶およびＩＯコントローラ
が接続される。これらは通常のマルチプロセ・ノサシス
テムの構成で、通信バス制御装置８は通信！イス７を通
してのＣＰＵｌ０〜１ｎ相互間の通信を制御する０本発
明ではこの樺なマルチプロセッサシステムの操作盤２０
〜２ｎ相互関にマルチケーブル９を敷設する、このケー
ブル９は信号線とアース線の２重力１らなる簡単なもの
で、例えばジャック機構により後述する各操作盤の付加
回路に接続される。
第３図は操作盤２０の詳細図である０図中、ＲＥＧは停
止アドレスがキー操作によって設定されるアドレスセッ
トレジスタ、ＣＭＰ＆１ＣＰＵ１０（第２図）が現在実
行中のプログラムの現アドレス（プロセッサバス５０を
通して与えられる）とレジスタＲＥＧ内の停止アドレス
を比較する比較器、ＳＷは投入されることでアドレスス
ト・ノブ機能を有効化する選択スイッチ、Ｇ１はその出
力を反転するインバータ、Ｇ２はインバータＧ１の出力
がＨ（ハイ）レベルのときに比較１１ＣＭＰの一致出力
を通過させるアンドゲート、Ｇ３はゲートＧ２の出力を
クロックＴのタイミングで取り込むアンドゲート、ＦＦ
はゲー）Ｇ３出力のしくロー）からＨへ立上りでセット
されるアドレスストップ表示用フリップフロップで、こ
れらにより単体のアドレスストップ機能を有する停止回
路２０１が構成される。２０２はこの操作盤２０に追加
された付加回路で、ゲー）Ｇ４−Ｇ６及びプルアップ抵
抗Ｒ１を備える。ゲートＧ４はフリップフロップＦＦの
セット出力でオンとなるオープンコレクタ型のインバー
タ、Ｇ５はマルチケーブル９上のレベルを反転して取り
込むインバータ、Ｇ６はインバータＧ１の出力がＨのと
きにインバータＧ５の出力を通過させるアンドゲートで
ある。尚、ゲー）Ｇ２．Ｇ６の出力はワイアードオアさ
れてゲー）Ｇ３に導びかれる。他の操作盤２１〜２ｎに
ついても同様の構成であり、図では操作盤２ｎにつきそ
のプロセッサバス５ｎと付加回路のゲー）Ｇ４．Ｇ５を
示しである。
止アドレスがキー操作によって設定されるアドレスセッ
トレジスタ、ＣＭＰ＆１ＣＰＵ１０（第２図）が現在実
行中のプログラムの現アドレス（プロセッサバス５０を
通して与えられる）とレジスタＲＥＧ内の停止アドレス
を比較する比較器、ＳＷは投入されることでアドレスス
ト・ノブ機能を有効化する選択スイッチ、Ｇ１はその出
力を反転するインバータ、Ｇ２はインバータＧ１の出力
がＨ（ハイ）レベルのときに比較１１ＣＭＰの一致出力
を通過させるアンドゲート、Ｇ３はゲートＧ２の出力を
クロックＴのタイミングで取り込むアンドゲート、ＦＦ
はゲー）Ｇ３出力のしくロー）からＨへ立上りでセット
されるアドレスストップ表示用フリップフロップで、こ
れらにより単体のアドレスストップ機能を有する停止回
路２０１が構成される。２０２はこの操作盤２０に追加
された付加回路で、ゲー）Ｇ４−Ｇ６及びプルアップ抵
抗Ｒ１を備える。ゲートＧ４はフリップフロップＦＦの
セット出力でオンとなるオープンコレクタ型のインバー
タ、Ｇ５はマルチケーブル９上のレベルを反転して取り
込むインバータ、Ｇ６はインバータＧ１の出力がＨのと
きにインバータＧ５の出力を通過させるアンドゲートで
ある。尚、ゲー）Ｇ２．Ｇ６の出力はワイアードオアさ
れてゲー）Ｇ３に導びかれる。他の操作盤２１〜２ｎに
ついても同様の構成であり、図では操作盤２ｎにつきそ
のプロセッサバス５ｎと付加回路のゲー）Ｇ４．Ｇ５を
示しである。
動作を説明する０例えば操作盤２０のレジスタＲＥＧに
所定の停止アドレスを設定しておけば、ＣＰＵｌ０が実
行中のプログラムのアドレスが該停止アドレスとなった
ときに比較器ＣＭＰは一致出力を生ずる。このときスイ
ッチＳＷがオペレータによって投入されていれば比較器
ＣＭＰの一致出力はゲー）Ｇ２を通過し、クロックＴの
タイミングでフリップフロップＦＦをセットする。この
フリップフロップＦＦのセット出力はアドレスストップ
の割込み信号ＩＮＴとなり、プロセッサバス５０を通し
てＣＰＵｌ０にアドレスストップの割込みをかける。こ
れでＣＰＵｌ０は以後の動作を停止する。これが単体の
アドレスストップ機能であるが、本発明ではこのとき操
作器２０のゲートＧ４がオンしてマルチケーブル９のレ
ベルをＬに引込むので、他の操作１２１〜２ｎのゲート
Ｇ５の入力が同時にＬとなる。このため操作器２１〜２
ｎのスイッチＳＷも全て投入されていればそれらのフリ
ップフロップＦＦはゲートＧ５．Ｇ６、Ｇ３の経路でセ
ットされＣＰＬＩＩＩ〜１ｎに対するアドレスストップ
の割込み信号ＩＮＴを生ずる。この結果全てのＣＰＵＩ
Ｏ〜Ｉ ｎはＣＰＵｌ０の停止条件が成立したときに
一斉に停止する。
所定の停止アドレスを設定しておけば、ＣＰＵｌ０が実
行中のプログラムのアドレスが該停止アドレスとなった
ときに比較器ＣＭＰは一致出力を生ずる。このときスイ
ッチＳＷがオペレータによって投入されていれば比較器
ＣＭＰの一致出力はゲー）Ｇ２を通過し、クロックＴの
タイミングでフリップフロップＦＦをセットする。この
フリップフロップＦＦのセット出力はアドレスストップ
の割込み信号ＩＮＴとなり、プロセッサバス５０を通し
てＣＰＵｌ０にアドレスストップの割込みをかける。こ
れでＣＰＵｌ０は以後の動作を停止する。これが単体の
アドレスストップ機能であるが、本発明ではこのとき操
作器２０のゲートＧ４がオンしてマルチケーブル９のレ
ベルをＬに引込むので、他の操作１２１〜２ｎのゲート
Ｇ５の入力が同時にＬとなる。このため操作器２１〜２
ｎのスイッチＳＷも全て投入されていればそれらのフリ
ップフロップＦＦはゲートＧ５．Ｇ６、Ｇ３の経路でセ
ットされＣＰＬＩＩＩ〜１ｎに対するアドレスストップ
の割込み信号ＩＮＴを生ずる。この結果全てのＣＰＵＩ
Ｏ〜Ｉ ｎはＣＰＵｌ０の停止条件が成立したときに
一斉に停止する。
尚、このときに停止させたくないＣＰＵがあれば、その
操作器のスイッチＳＷを開放しておけばよい、また−斉
停止の対象とはするが単体のアドレスストップ機能は停
止しておきたいときはレジスタＲＥＧに例えばオール０
等のプログラムアドレスとは無関係な値をセットし、ス
イッチＳＷを投入しておけばよい。
操作器のスイッチＳＷを開放しておけばよい、また−斉
停止の対象とはするが単体のアドレスストップ機能は停
止しておきたいときはレジスタＲＥＧに例えばオール０
等のプログラムアドレスとは無関係な値をセットし、ス
イッチＳＷを投入しておけばよい。
第４図はマルチプロセッサシステムの具体例で、デジタ
ル交換網ＮＷの回線交換処理を分散処理する例である。
ル交換網ＮＷの回線交換処理を分散処理する例である。
ここでは分散処理用のプロセッサ１０〜１ｎは呼処理プ
ロセッサＣＰＲと呼ばれ、これらは管理元プロセッサＭ
ＰＨの管理下で独立に動作する。
ロセッサＣＰＲと呼ばれ、これらは管理元プロセッサＭ
ＰＨの管理下で独立に動作する。
発明の効果
以上述べたように本発明によれば、既存の操作盤に若干
の付加回路を追加し、且つ操作盤相互間をマルチケーブ
ルで接続する簡単な構成でマルチプロセッサシステムを
構成する全てのプロセッサを一斉に停止させることがで
きるので、ハードウェアまたはソフトウェアのデバッグ
を効率良く行うことができる。
の付加回路を追加し、且つ操作盤相互間をマルチケーブ
ルで接続する簡単な構成でマルチプロセッサシステムを
構成する全てのプロセッサを一斉に停止させることがで
きるので、ハードウェアまたはソフトウェアのデバッグ
を効率良く行うことができる。
第１図は単体システムの構成図、第２図および第３図は
本発明の一実施例を示す概略構成図および要部詳細図、
第４図はマルチプロセッサシステムの具体例を示す構成
図である。 図中、９はマルチケーブル、１０〜１ｎはプロセッサ（
ＣＰＵ） 、２０〜２ｎは操作盤、２０１は停止回路、
２０２は付加回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔
本発明の一実施例を示す概略構成図および要部詳細図、
第４図はマルチプロセッサシステムの具体例を示す構成
図である。 図中、９はマルチケーブル、１０〜１ｎはプロセッサ（
ＣＰＵ） 、２０〜２ｎは操作盤、２０１は停止回路、
２０２は付加回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 通信バスを介して相互に接続されそして個々のプログラ
ムで独立して動作する複数のプロセッサを備え、各プロ
セッサの操作盤には自己のプロセッサの現アドレスが予
め設定した停止アドレスと一致゛したとき該プロセッサ
に対し割込みをかけて以後の動作を禁止する停止回路を
設けてなるマルチプロセッサシステムにおいて、各操作
盤に、自己の操作盤の停止条件成立信号を他の操作盤に
与え、また選択スイッチが操作されるとき他＝の操作盤
からの停止条件成立を取込んで自己の停止回路から割込
み信号を発生させる付加回路を設け、且つ各操作盤相互
間を停止条件成立信号交換用のマルチケーブルで接続し
てなる；□ことを特徴とする、−斉停止可能なマルチプ
ロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2857882A JPS58144964A (ja) | 1982-02-24 | 1982-02-24 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2857882A JPS58144964A (ja) | 1982-02-24 | 1982-02-24 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144964A true JPS58144964A (ja) | 1983-08-29 |
Family
ID=12252476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2857882A Pending JPS58144964A (ja) | 1982-02-24 | 1982-02-24 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187855A (ja) * | 1989-01-14 | 1990-07-24 | Oki Electric Ind Co Ltd | 複数情報処理装置の同時制御方式 |
| US5561774A (en) * | 1991-04-05 | 1996-10-01 | Kabushiki Kaisha Toshiba | Parallel processing type processor system with trap and stall control functions |
-
1982
- 1982-02-24 JP JP2857882A patent/JPS58144964A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187855A (ja) * | 1989-01-14 | 1990-07-24 | Oki Electric Ind Co Ltd | 複数情報処理装置の同時制御方式 |
| US5561774A (en) * | 1991-04-05 | 1996-10-01 | Kabushiki Kaisha Toshiba | Parallel processing type processor system with trap and stall control functions |
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