JPS63208148A - チヤネル制御装置 - Google Patents
チヤネル制御装置Info
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- JPS63208148A JPS63208148A JP4021187A JP4021187A JPS63208148A JP S63208148 A JPS63208148 A JP S63208148A JP 4021187 A JP4021187 A JP 4021187A JP 4021187 A JP4021187 A JP 4021187A JP S63208148 A JPS63208148 A JP S63208148A
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- 238000000034 method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009933 burial Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計に８！システムに係り、特にチャネル制
御装置に好適なデータ転送の制御方式に関する。
御装置に好適なデータ転送の制御方式に関する。
チャネル装置は、古くは、ＩＢＭ社の２８８０ブロツク
・マルチプレクサ・チャネルのような独立型装置から、
最近は籍公昭５８−６１７５号公￥！＆に開示されるよ
うな集中制御方式の装置へ移行して来ている。集中制御
方式には、装置の小型化に大きく寄与するという優れた
特徴がある。
・マルチプレクサ・チャネルのような独立型装置から、
最近は籍公昭５８−６１７５号公￥！＆に開示されるよ
うな集中制御方式の装置へ移行して来ている。集中制御
方式には、装置の小型化に大きく寄与するという優れた
特徴がある。
しかし、従来の集中制御方式には、共通制御部の処理能
力からくる性能上の問題とともに、チャネル・バッファ
・ストレージの障害並びにチャネル制御装置とチャネル
装置とのインタフェースの障害がチャネルＩＦｊｌＪ御
装置全体の障萼となり、チャネル制御装置とともに制御
下の全チャネル装置が障害状態に陥いるというチャネル
装置本来の独立性が損なわれるという問題があった。昨
今の半導体技術、特に高Ｊ１！墳化の進歩にともない、
分散制御方式でも充分に小型化できるようになってきて
いる。しかしながら、チャネル制御装置において、チャ
ネル装置とメモリ装置との間のデータ転送系をフェッチ
・データ・レジスタ及びストマ・データ・レジスタとい
う２つのレジスタに絞り込んでしまうことにより、結局
チャネル装置の独立性を損う点は解決し得ていない。
力からくる性能上の問題とともに、チャネル・バッファ
・ストレージの障害並びにチャネル制御装置とチャネル
装置とのインタフェースの障害がチャネルＩＦｊｌＪ御
装置全体の障萼となり、チャネル制御装置とともに制御
下の全チャネル装置が障害状態に陥いるというチャネル
装置本来の独立性が損なわれるという問題があった。昨
今の半導体技術、特に高Ｊ１！墳化の進歩にともない、
分散制御方式でも充分に小型化できるようになってきて
いる。しかしながら、チャネル制御装置において、チャ
ネル装置とメモリ装置との間のデータ転送系をフェッチ
・データ・レジスタ及びストマ・データ・レジスタとい
う２つのレジスタに絞り込んでしまうことにより、結局
チャネル装置の独立性を損う点は解決し得ていない。
本発明の目的はチャネル制御装置において、チャネル装
置の独立性をより向上させる手段を提供することにある
。
置の独立性をより向上させる手段を提供することにある
。
上記目的は、チャネル装置とメモリ装置との間で１回の
メモリ・アクセス要求に対応して転送されるデータ・バ
イトを保持可能なデータ・バッファ・レジスタを複数個
設け、且つ、該データ・バッファ・レジスタをチャネル
装置に固定的に゛割り付けることな（、チャネル装置か
らのメモリ・アクセス要求受領時に未使用状態にあるデ
ータ・）くツファ・レジスタを選択して割り付けること
により達成される。
メモリ・アクセス要求に対応して転送されるデータ・バ
イトを保持可能なデータ・バッファ・レジスタを複数個
設け、且つ、該データ・バッファ・レジスタをチャネル
装置に固定的に゛割り付けることな（、チャネル装置か
らのメモリ・アクセス要求受領時に未使用状態にあるデ
ータ・）くツファ・レジスタを選択して割り付けること
により達成される。
更に上記目的は、特定のデータ番バッファ・レジスタの
障害をチャネル制御装置の障害とすることな（、該特定
のデータ・バッファ・レジスタを使用中のチャネル装置
に対してメモリ台アクセスの完了を示す信号とメモリ・
アクセスの不成功を示す信号とをチャネル制御装置が生
成してチャネル装置へ発１０する手段を設けることによ
って達成される。
障害をチャネル制御装置の障害とすることな（、該特定
のデータ・バッファ・レジスタを使用中のチャネル装置
に対してメモリ台アクセスの完了を示す信号とメモリ・
アクセスの不成功を示す信号とをチャネル制御装置が生
成してチャネル装置へ発１０する手段を設けることによ
って達成される。
特定のデータ・バッファ・レジスタが特定のチャネル装
置とのデータ転送において障害状態に陥っても、他のチ
ャネル装置は他のデータ・バッファ・レジスタを用いて
入出力動作を継続することができるので、特定のデータ
・バッファーレジスタでのデータ異常の検出によってチ
ャネル装置制御装置全体の障害とはならないので、チャ
ネル装置の独立性を損ねることがない。
置とのデータ転送において障害状態に陥っても、他のチ
ャネル装置は他のデータ・バッファ・レジスタを用いて
入出力動作を継続することができるので、特定のデータ
・バッファーレジスタでのデータ異常の検出によってチ
ャネル装置制御装置全体の障害とはならないので、チャ
ネル装置の独立性を損ねることがない。
以下、本発明の一実施例を図を以って説明する。
第１図において、１００〜１１５はチャネル装置、２０
０はチャネル制御装！、５００はメモリ装置であって、
２１０〜２１２は選択回路、２２０〜２２２はデータ・
バッファ・レジスタ、２３０〜２４０は選択回路である
。本例はチャネル制御装置２００が１６台のチャネル装
置１００〜１１５を集中制御し、３面のデータ・バッフ
ァーレジスタ２２０〜２２２を具備した例を示している
。チャネル装置１００がライト・コマンドによる入出力
動作の実行において、チャネル装置Ｉｔ１００はチャネ
ル制御装置２００ヘデータ転送を要求する。チャネル制
御装置２００はデータ・バッファ・レジスタ２２０〜２
２２のうち１つが未使用状態であれば、１００からのデ
ータ転送要求を受付る。
０はチャネル制御装！、５００はメモリ装置であって、
２１０〜２１２は選択回路、２２０〜２２２はデータ・
バッファ・レジスタ、２３０〜２４０は選択回路である
。本例はチャネル制御装置２００が１６台のチャネル装
置１００〜１１５を集中制御し、３面のデータ・バッフ
ァーレジスタ２２０〜２２２を具備した例を示している
。チャネル装置１００がライト・コマンドによる入出力
動作の実行において、チャネル装置Ｉｔ１００はチャネ
ル制御装置２００ヘデータ転送を要求する。チャネル制
御装置２００はデータ・バッファ・レジスタ２２０〜２
２２のうち１つが未使用状態であれば、１００からのデ
ータ転送要求を受付る。
１００からのデータ転送要求時に２２０〜２２２の全て
が未使用状態であるとチャネル制御装置２００はデータ
・バッファーレジスタ２２０をチャネル１００によるデ
ータ転送要求による使用状態として、チャネル１００へ
割り付け、メモリ装置３００ヘデータ・フェッチを要求
する。メモリ装置３００は、フェッチ動作が完了すると
、フェッチ・データを母線３２０へ載せ、更らにメモリ
会アクセス完了信号な２００へ通知する。２００はメモ
リ・アクセスを３００へ要求信号を発信すると同時に、
要求の４別を表示する要求識別情報を発信する。３００
はメモリ・アクセス完ｒ時に完了信号を発信すると同時
に、要求信号受信時に受信した要求識別情報を折り返し
２００へ発信する。要求識別情報は第２図に示す様に少
なくともストア・ビットとリース番号とで溝底されてい
る。メモリ・アクセス要求時にストアーピッ）−Ｊ＋で
あると該要求は２００から３００へのデータ・ストアを
要求する意味となり、ストア・ビット−ＩＱ＋であると
該要求はデータ・フェッチを要求する意味となる。リー
ス番号はメモリ・アクセス要求を発信させたデータ・バ
ッファ・レジスタの番号を示す。即ち、先の例では要求
識別情報のストア・ビットは＋０１．リース元は２２０
であるためリース番号は１００１となる。したがって、
２００はメモリ・アクセス完了信号と同時に３００より
折り返し返信された要求識別情報乞デコードし、そのデ
コード結果から５２０上の７エツチ・データを２１０を
以って選択せしめ、２２０へ格納する。更に２００は２
２０に路網されたフェッチ・データを１００へ送出すべ
く、２４０を以って２２０を選択せしめ母線１３０ヘフ
エツチ・データを載せるとともに、１００ヘデータ転送
完了信号を発信し、且つ、使用中状態であった２２０を
未使用中状態へ遷移せしめる。２２０〜２２２と２２０
〜２２２ヲ使用中状態としたチャネル装置番号との対応
関係は第３図の如きテーブルを構成して管理される。第
３図に示す管埋テーブルはデータ・バッファ・レジスタ
毎に具備されており、使用中ビットが°１′の時、対応
するデータ・バッファ・レジスタがビット２〜３のチャ
ネル装置番号に表示されたチャネル装置により使用状態
にあることを意味し、且つストア・ピントが１１°の場
合はデータ書ストア動作を実行中であることを意味し、
該ストア・ビットが＋０１の場合は、ブラタ・フェッチ
動作を実行中であることを意１床している。尚、使用中
ビットが°０°の場合、対応するデータ・バッファ・レ
ジスタは未使用中状態であることを意味し、管理テーブ
ルのビット１〜５．即ちストア・ビットと、チャネル装
置番号は意味を持たない。
が未使用状態であるとチャネル制御装置２００はデータ
・バッファーレジスタ２２０をチャネル１００によるデ
ータ転送要求による使用状態として、チャネル１００へ
割り付け、メモリ装置３００ヘデータ・フェッチを要求
する。メモリ装置３００は、フェッチ動作が完了すると
、フェッチ・データを母線３２０へ載せ、更らにメモリ
会アクセス完了信号な２００へ通知する。２００はメモ
リ・アクセスを３００へ要求信号を発信すると同時に、
要求の４別を表示する要求識別情報を発信する。３００
はメモリ・アクセス完ｒ時に完了信号を発信すると同時
に、要求信号受信時に受信した要求識別情報を折り返し
２００へ発信する。要求識別情報は第２図に示す様に少
なくともストア・ビットとリース番号とで溝底されてい
る。メモリ・アクセス要求時にストアーピッ）−Ｊ＋で
あると該要求は２００から３００へのデータ・ストアを
要求する意味となり、ストア・ビット−ＩＱ＋であると
該要求はデータ・フェッチを要求する意味となる。リー
ス番号はメモリ・アクセス要求を発信させたデータ・バ
ッファ・レジスタの番号を示す。即ち、先の例では要求
識別情報のストア・ビットは＋０１．リース元は２２０
であるためリース番号は１００１となる。したがって、
２００はメモリ・アクセス完了信号と同時に３００より
折り返し返信された要求識別情報乞デコードし、そのデ
コード結果から５２０上の７エツチ・データを２１０を
以って選択せしめ、２２０へ格納する。更に２００は２
２０に路網されたフェッチ・データを１００へ送出すべ
く、２４０を以って２２０を選択せしめ母線１３０ヘフ
エツチ・データを載せるとともに、１００ヘデータ転送
完了信号を発信し、且つ、使用中状態であった２２０を
未使用中状態へ遷移せしめる。２２０〜２２２と２２０
〜２２２ヲ使用中状態としたチャネル装置番号との対応
関係は第３図の如きテーブルを構成して管理される。第
３図に示す管埋テーブルはデータ・バッファ・レジスタ
毎に具備されており、使用中ビットが°１′の時、対応
するデータ・バッファ・レジスタがビット２〜３のチャ
ネル装置番号に表示されたチャネル装置により使用状態
にあることを意味し、且つストア・ピントが１１°の場
合はデータ書ストア動作を実行中であることを意味し、
該ストア・ビットが＋０１の場合は、ブラタ・フェッチ
動作を実行中であることを意１床している。尚、使用中
ビットが°０°の場合、対応するデータ・バッファ・レ
ジスタは未使用中状態であることを意味し、管理テーブ
ルのビット１〜５．即ちストア・ビットと、チャネル装
置番号は意味を持たない。
１００が２２０を使用中に他のチャネル装置、例ば１０
１が２００へデータ転送要求を発信した場合、２００は
２２１を未使用状態から使用中状態へ遷移せしめ２２１
を１０１へ割り付ける。更らに１０２がデータ転送要求
を発信した場合、２２２が１０２へ割付られ２２２は同
様に未使用状態から使用中状態へ遷移せしめられる。全
てのデーターバッファ・レジスタが使用中状態にある時
、他のチャネル装置からのデータ転送要求は２００に受
は付けられず、データ・バッファ・レジスタの任意の一
つが未使用状態に遷移するまで待たされる。
１が２００へデータ転送要求を発信した場合、２００は
２２１を未使用状態から使用中状態へ遷移せしめ２２１
を１０１へ割り付ける。更らに１０２がデータ転送要求
を発信した場合、２２２が１０２へ割付られ２２２は同
様に未使用状態から使用中状態へ遷移せしめられる。全
てのデーターバッファ・レジスタが使用中状態にある時
、他のチャネル装置からのデータ転送要求は２００に受
は付けられず、データ・バッファ・レジスタの任意の一
つが未使用状態に遷移するまで待たされる。
チャネル装置とデータ・バッファ・レジスタとの間のデ
ータ転送のための結合時間、即ち母線１２０あるいは１
３０の専有時間Ｔｃと、データ・バッファ・レジスタか
らのメモリ・アクセス要求信号を発信してからメモリ装
置からのメモリ・アクセス完了信号を受信するまでの時
間、即ちデータ・バッファ・レジスタの使用中状態継続
時間ＴＭとの関係が、５Ｔｃ）ＴＭ≧２Ｔｃである場合
にデータ・バッファ・レジスタは３面具備する必要力す
る。４Ｔｃ）ＴＭ）３Ｔｃであればデータ・バッファ・
レジスタは４面必要となる。
ータ転送のための結合時間、即ち母線１２０あるいは１
３０の専有時間Ｔｃと、データ・バッファ・レジスタか
らのメモリ・アクセス要求信号を発信してからメモリ装
置からのメモリ・アクセス完了信号を受信するまでの時
間、即ちデータ・バッファ・レジスタの使用中状態継続
時間ＴＭとの関係が、５Ｔｃ）ＴＭ≧２Ｔｃである場合
にデータ・バッファ・レジスタは３面具備する必要力す
る。４Ｔｃ）ＴＭ）３Ｔｃであればデータ・バッファ・
レジスタは４面必要となる。
さて、チャネル装置からメモリ装置へのデータ転送、及
びメモリ装置からチャネル装置へのデータ転送のいずれ
においてもデータはデータ・バッファＯンジスタに一時
的に保持され、パリティ−チェック等の手段によりデー
タの正常性がチェックされる。チェック回路がデータ異
常を検出した場合はデータ転送は不成功となるが、この
場合、データ異常が検出されたデータ・バッファ・レジ
スタに対応する使用中ビットはｔ１＋のままに保持され
、且つ、チャネル制御装置はチャネル装置へデータ転送
の不成功を通知し、該チャネル装置だけを障害状態とす
る。
びメモリ装置からチャネル装置へのデータ転送のいずれ
においてもデータはデータ・バッファＯンジスタに一時
的に保持され、パリティ−チェック等の手段によりデー
タの正常性がチェックされる。チェック回路がデータ異
常を検出した場合はデータ転送は不成功となるが、この
場合、データ異常が検出されたデータ・バッファ・レジ
スタに対応する使用中ビットはｔ１＋のままに保持され
、且つ、チャネル制御装置はチャネル装置へデータ転送
の不成功を通知し、該チャネル装置だけを障害状態とす
る。
本発明によれば、複数のデータ・バッファ・レジスタの
うち特定のデータ・バッファ暢レジスタが特定のチャネ
ル装置とのデータ転送中にデータ異常を検出してもチャ
ネル制御装置の全体障害とすることなく、該特定のチャ
ネル装置の障害とすることができ、他のチャネル装置は
入出力動作作を継続することができるので、チャネル装
置の独立性を損なわないチャネル制御装置を構成できる
効果がある。
うち特定のデータ・バッファ暢レジスタが特定のチャネ
ル装置とのデータ転送中にデータ異常を検出してもチャ
ネル制御装置の全体障害とすることなく、該特定のチャ
ネル装置の障害とすることができ、他のチャネル装置は
入出力動作作を継続することができるので、チャネル装
置の独立性を損なわないチャネル制御装置を構成できる
効果がある。
第１図は本発明の一実施例のチャネル制御装置とチャネ
ル装置及びメモリ装置とのデータ転送系略図、第２図は
データ・バッファーレジスタとメモリ装置との間のデー
タ転送時に使用する制御テーブル、第３図はデータ・バ
ッファ・レジスタとチャネル装置との間のデータ転送時
に使用する制御テーブルである。 １００〜１１５・・・チャネル装置、２００−・・チャ
ネル制御装置、５００・・・メモリ装置、２２０〜２２
２・・・データ・バッファ・レジスタ、２１０〜２１２
・・・選択回路、２３０〜２４０・・・選択回路。
ル装置及びメモリ装置とのデータ転送系略図、第２図は
データ・バッファーレジスタとメモリ装置との間のデー
タ転送時に使用する制御テーブル、第３図はデータ・バ
ッファ・レジスタとチャネル装置との間のデータ転送時
に使用する制御テーブルである。 １００〜１１５・・・チャネル装置、２００−・・チャ
ネル制御装置、５００・・・メモリ装置、２２０〜２２
２・・・データ・バッファ・レジスタ、２１０〜２１２
・・・選択回路、２３０〜２４０・・・選択回路。
Claims (1)
- １、チャネル・バッファ・ストレージを独立に具備する
１台以上のチャネル装置とメモリ装置との間に在つて、
該チャネル装置を集中制御し、チャネル装置とメモリ装
置との間のデータ転送単位に等しい容量のデータ・バッ
ファ・レジスタを、メモリ装置へのアクセス要求信号を
発信してからメモリ装置からのアクセス終了信号を受信
するまでの時間内に処理可能なチャネル装置との間のデ
ータ転送回数より１以上多い数だけ具備し、チャネル装
置からのデータ転送要求信号を受信した時点で該データ
・バッファ・レジスタ群のうち未使用のデータ・バッフ
ァ・レジスタを選択使用することを特徴とするチャネル
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021187A JPS63208148A (ja) | 1987-02-25 | 1987-02-25 | チヤネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021187A JPS63208148A (ja) | 1987-02-25 | 1987-02-25 | チヤネル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208148A true JPS63208148A (ja) | 1988-08-29 |
Family
ID=12574441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4021187A Pending JPS63208148A (ja) | 1987-02-25 | 1987-02-25 | チヤネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208148A (ja) |
-
1987
- 1987-02-25 JP JP4021187A patent/JPS63208148A/ja active Pending
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