JPS59136828A - 多重アクセス制御方法 - Google Patents
多重アクセス制御方法Info
- Publication number
- JPS59136828A JPS59136828A JP1081383A JP1081383A JPS59136828A JP S59136828 A JPS59136828 A JP S59136828A JP 1081383 A JP1081383 A JP 1081383A JP 1081383 A JP1081383 A JP 1081383A JP S59136828 A JPS59136828 A JP S59136828A
- Authority
- JP
- Japan
- Prior art keywords
- input
- cpu
- fault
- output device
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマルチコンピュータシステムに於ける多重アク
セス入出力装置に係り、特に、入出力装置側で発生する
障害を中央処理装置（以ドＣＰＵと略称する）に連絡す
る多重アクセス制御方法に関する。
セス入出力装置に係り、特に、入出力装置側で発生する
障害を中央処理装置（以ドＣＰＵと略称する）に連絡す
る多重アクセス制御方法に関する。
従来、多重アクセス入出力装置（ここでは記憶機能を備
え、書き込み、読み出しの可能な入出力装置を対象とす
る）を備えたマルチコンピュータシステムに於いて、一
台のＣＰＵからのアクセスに対し入出力装置に障害が発
生した時に、これを検出して当該ＣＰＵＫ連絡するため
、当該ＣＰＵは障害に対応した処置を行うことができる
。しかし、その後、他のＣＰＵが同一人出力装置に゛ア
クセスしても、このＣＰＵは前記と同じ障害を検出して
これに対応した処置ができるとは限らず、そのままアク
セスしてしまう恐れがある。
え、書き込み、読み出しの可能な入出力装置を対象とす
る）を備えたマルチコンピュータシステムに於いて、一
台のＣＰＵからのアクセスに対し入出力装置に障害が発
生した時に、これを検出して当該ＣＰＵＫ連絡するため
、当該ＣＰＵは障害に対応した処置を行うことができる
。しかし、その後、他のＣＰＵが同一人出力装置に゛ア
クセスしても、このＣＰＵは前記と同じ障害を検出して
これに対応した処置ができるとは限らず、そのままアク
セスしてしまう恐れがある。
これは１、入出力装置の制御回路を含めたノ・−ドウェ
ア（多重アクセス制御装置）が、各ＣＰＵからのアクセ
ス毎にＣＰＵに報告すべき障害等を記憶するチャンネル
コントロールレジスタに前記障害情報をセットし、ある
ＣＰＵに障害を報告すると、この障害を記憶した状態を
リセットしてしまう う為であり、しかも、このネヤンネルコントロールレジ
スタは入出力装置に対応して設けられ、各ＣＰＵに対応
して設けられていない為である。
ア（多重アクセス制御装置）が、各ＣＰＵからのアクセ
ス毎にＣＰＵに報告すべき障害等を記憶するチャンネル
コントロールレジスタに前記障害情報をセットし、ある
ＣＰＵに障害を報告すると、この障害を記憶した状態を
リセットしてしまう う為であり、しかも、このネヤンネルコントロールレジ
スタは入出力装置に対応して設けられ、各ＣＰＵに対応
して設けられていない為である。
従って、従来技術による入出力制御方法によれば、入出
力装置に障害が発生した時に、これを検出できたＣＰＵ
は障害に対応した処置、例えばアクセスを中断するなど
を行うことができるが、障害を検知できなかったＣＰＵ
は入出力装置が正常なものとしてアクセスしてしまうこ
とになる。即ち、システムトータルとしてみれば、同一
人出力装置に対するアクセスが不統一となり、各ＣＰＵ
間で不合理な処理を行う不都合が生じる。
力装置に障害が発生した時に、これを検出できたＣＰＵ
は障害に対応した処置、例えばアクセスを中断するなど
を行うことができるが、障害を検知できなかったＣＰＵ
は入出力装置が正常なものとしてアクセスしてしまうこ
とになる。即ち、システムトータルとしてみれば、同一
人出力装置に対するアクセスが不統一となり、各ＣＰＵ
間で不合理な処理を行う不都合が生じる。
そこで、上記不都合を解消する手段として、最初に障害
を検出したＣＰＵが割込みにより他のＣＰＵにも障害を
連絡するか、ＣＰＵ間で共通にアクセスできるグローバ
ルメモリ等により１也のＣＰＵに障ｆＩを連絡するかし
て、他のＣＰＵも入出力装置側の障害を検知したと同じ
処理を行わせ、る構成を、・とることも考えられる。し
かし、多重アクセス機能を備えた入出力装置ではアクセ
スする時に、各ＣＰＵ間では全く自由なタイミングでア
クセスする為、一台のＣＰＵが障害を検出して、他のＣ
ＰＵに連絡した時には、他のＣＰＵは既に該入出力装置
に対してアクセスを開始していることが考えられ、間に
合わないことがある。
を検出したＣＰＵが割込みにより他のＣＰＵにも障害を
連絡するか、ＣＰＵ間で共通にアクセスできるグローバ
ルメモリ等により１也のＣＰＵに障ｆＩを連絡するかし
て、他のＣＰＵも入出力装置側の障害を検知したと同じ
処理を行わせ、る構成を、・とることも考えられる。し
かし、多重アクセス機能を備えた入出力装置ではアクセ
スする時に、各ＣＰＵ間では全く自由なタイミングでア
クセスする為、一台のＣＰＵが障害を検出して、他のＣ
ＰＵに連絡した時には、他のＣＰＵは既に該入出力装置
に対してアクセスを開始していることが考えられ、間に
合わないことがある。
第１図は従来技術によるマルチコンピュータシステムの
入出力制御方法を示した動作タイムチャート図でらシ、
ＣＰＵ−Ａ、ＣＰＵ−Ｂ、ＣＰＵ−Ｃの順に３台１７）
ＣＰＵから同一人出力装置にアクセスが発生した場合の
例を示している。最初のＣＰ Ｕ−Ａのアクセスに於い
て、障害が発生し、ＣＣＲ（Ｃｈａｎｎｅｌ Ｃｏｎｔ
ｒｏｌ ｌ（、ｅｇｉｓｔｅｒ ） カ障害検知信号を
ＣＰＵ−Ａに連絡する。するとＣＰＵ−Ａはこれを他の
ＣＰＵ−Ｂ、ＣＰＵ−Ｃに図中点線で示す割り込みによ
シ連絡を行うが、この時は、ＣＰＵ−Ｂ、ＣＰＵ−Ｃは
既に同一人出力装置へのアクセス起動を行っておシ、こ
れによりデータ転送が行われてしまっている。従って、
ＣＰＵ−Ｂ％ＣＰＵ−Ｃ（０１４害に対する対応処置は
その後になってしまい、前述の例と同様に入出力装置内
の情報に不合理が発生する不都合が生じる。尚、第１図
中白抜きの四角はデータ転送時間を示し、斜線の四角は
平均アクセスタイムを示している。
入出力制御方法を示した動作タイムチャート図でらシ、
ＣＰＵ−Ａ、ＣＰＵ−Ｂ、ＣＰＵ−Ｃの順に３台１７）
ＣＰＵから同一人出力装置にアクセスが発生した場合の
例を示している。最初のＣＰ Ｕ−Ａのアクセスに於い
て、障害が発生し、ＣＣＲ（Ｃｈａｎｎｅｌ Ｃｏｎｔ
ｒｏｌ ｌ（、ｅｇｉｓｔｅｒ ） カ障害検知信号を
ＣＰＵ−Ａに連絡する。するとＣＰＵ−Ａはこれを他の
ＣＰＵ−Ｂ、ＣＰＵ−Ｃに図中点線で示す割り込みによ
シ連絡を行うが、この時は、ＣＰＵ−Ｂ、ＣＰＵ−Ｃは
既に同一人出力装置へのアクセス起動を行っておシ、こ
れによりデータ転送が行われてしまっている。従って、
ＣＰＵ−Ｂ％ＣＰＵ−Ｃ（０１４害に対する対応処置は
その後になってしまい、前述の例と同様に入出力装置内
の情報に不合理が発生する不都合が生じる。尚、第１図
中白抜きの四角はデータ転送時間を示し、斜線の四角は
平均アクセスタイムを示している。
本発明の目的は、上記の欠点を解消し、入出力装置側の
障害検知が各中央処理装置によってばらつくことを防止
して入出力装置内の情報の不合理の発生及びシステムト
ータルとしての処理不具合の発生を防止した多重アクセ
ス制御方法を提供することにある。
障害検知が各中央処理装置によってばらつくことを防止
して入出力装置内の情報の不合理の発生及びシステムト
ータルとしての処理不具合の発生を防止した多重アクセ
ス制御方法を提供することにある。
本発明は、複数台のＣＰＵを多重アクセス側倒１装置を
介して一台の入出力装置に接続してデータノ送受を行う
マルチコンピュータシステムに於いて、各ＣＰＯに１対
１に対応したチャンネルコントロールレジスタ群を多重
アクセス制御装置内に設け、１台のＣＰＵの入出力装置
へのアク、セスの際に、入出力装置側の障害が発生する
と、この障ｌＦｍＮを全てのチャンネルコントロー・ル
レジスタ群に記憶させると共に対応するチャンネルコン
トロールレジスタ群を通して前記障害情報を当該ＣＰＵ
に報知し、且つ、前記障害発生以降、入出力装置にアク
セスする他のＣＰＵに、これに対応するチャンネルコン
トロールレジスタ群から前記障害情報を報知して、この
障害情報全党けたＣＰＵに障害に対する対応処置を行な
わしめることにより、上記目的を達成する。
介して一台の入出力装置に接続してデータノ送受を行う
マルチコンピュータシステムに於いて、各ＣＰＯに１対
１に対応したチャンネルコントロールレジスタ群を多重
アクセス制御装置内に設け、１台のＣＰＵの入出力装置
へのアク、セスの際に、入出力装置側の障害が発生する
と、この障ｌＦｍＮを全てのチャンネルコントロー・ル
レジスタ群に記憶させると共に対応するチャンネルコン
トロールレジスタ群を通して前記障害情報を当該ＣＰＵ
に報知し、且つ、前記障害発生以降、入出力装置にアク
セスする他のＣＰＵに、これに対応するチャンネルコン
トロールレジスタ群から前記障害情報を報知して、この
障害情報全党けたＣＰＵに障害に対する対応処置を行な
わしめることにより、上記目的を達成する。
以下本発明の一実施例を図面に従って説明する。
第２図は本発明の多重アクセス制御方法を適用したマル
チコンピュータシステムの一実施例を示す構成図である
。この例では、３台のＣＰＵＩＡ。
チコンピュータシステムの一実施例を示す構成図である
。この例では、３台のＣＰＵＩＡ。
ｉｎ、ＩＣが１台の入出力装置１１に多重アクセス制御
装置６を介して多重アクセスする構成を有している。多
重アクセス制御装置（以下ＭＡＣと略称スる）６はマル
チコンピュータシステムに於いて、１台の入出力装置１
１に複数台のＣＰＵがアクセスする場合、アクセスした
ＣＰＵを先着順に整理した後、その順序に従って該当Ｃ
ＰＵと入出力装置１１との接続を論理的に行ってアクセ
スしていく機能を備えた装置である。
装置６を介して多重アクセスする構成を有している。多
重アクセス制御装置（以下ＭＡＣと略称スる）６はマル
チコンピュータシステムに於いて、１台の入出力装置１
１に複数台のＣＰＵがアクセスする場合、アクセスした
ＣＰＵを先着順に整理した後、その順序に従って該当Ｃ
ＰＵと入出力装置１１との接続を論理的に行ってアクセ
スしていく機能を備えた装置である。
ＣＰＵＩＡはバス２Ａ、チャンネルサポート３Ａ１チヤ
ンネルインターフエース４Ａを介してボート５Ａに接続
される。ここでボートとは接続口のことであり、チャン
ネルサボー）３ＡはＣＰＵＩＡ側の入・出力装置に対す
る接続口であシ、ボー）５ＡはＭＡＣ（Ｍｕｌｔｉ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）６のＣＰＵＩＡに
対する接続口である。同様にＣＰＵＩＢはバス２Ｂ、チ
ャンネルサポート３Ｂ。
ンネルインターフエース４Ａを介してボート５Ａに接続
される。ここでボートとは接続口のことであり、チャン
ネルサボー）３ＡはＣＰＵＩＡ側の入・出力装置に対す
る接続口であシ、ボー）５ＡはＭＡＣ（Ｍｕｌｔｉ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）６のＣＰＵＩＡに
対する接続口である。同様にＣＰＵＩＢはバス２Ｂ、チ
ャンネルサポート３Ｂ。
チャンネルインターフェース４Ｂを介してボート５Ｂに
接続され、ＣＰＬＪＩＣはバス２Ｃ，チャンネルサポー
ト３Ｃ，チャンネルインターフェース４Ｃｉ介してボー
ト５Ｃに接続されている。
接続され、ＣＰＬＪＩＣはバス２Ｃ，チャンネルサポー
ト３Ｃ，チャンネルインターフェース４Ｃｉ介してボー
ト５Ｃに接続されている。
前記ボー）５ＡｉｄＭＡＣ６を構成するポート制御部７
Ａに接続され、このボート制御部７ＡはＣＰＵＩＡから
のアクセスに於ける起動を１時記憶する機能を有してい
る。ＣＰＵＩＢ、ＣＰＵＩＣからの起動も同様にしてボ
ート制御部７Ｂ、ボート制御部７Ｃに１時記憶される。
Ａに接続され、このボート制御部７ＡはＣＰＵＩＡから
のアクセスに於ける起動を１時記憶する機能を有してい
る。ＣＰＵＩＢ、ＣＰＵＩＣからの起動も同様にしてボ
ート制御部７Ｂ、ボート制御部７Ｃに１時記憶される。
これらボート制御部７Ａ、７Ｂ、７Ｃは共通制御部８に
接続され、この共通制御部８は、ＭＡＣ６自身のサービ
ス順序に従って各ボート制御部７Ａ〜７Ｃに１時記憶さ
れている各ＣＰＵからの起動を順次選択し、デバイス制
御部９、デバイスボート１０を介して入出力装置１１を
制御する。
接続され、この共通制御部８は、ＭＡＣ６自身のサービ
ス順序に従って各ボート制御部７Ａ〜７Ｃに１時記憶さ
れている各ＣＰＵからの起動を順次選択し、デバイス制
御部９、デバイスボート１０を介して入出力装置１１を
制御する。
次に第３図により上記マルチコンピュータシステムの動
作について説明する。第３図は３台のＣｆ’ＵＩＡ、Ｉ
Ｂ、ＩＣの順で起動要求が発生した場合の動作タイムチ
ャート図である１、この場合、ＣＰＵＩＡの起動要求が
最初に発生している為、先ずＣＰＵＩＡの起動要求に対
し入出力装＋Ｊｔｌｌとの間でデータ転送を行い、それ
が完ｆした後、同様にしてＣＰＵＩＢ、ＣＰＵＩＣとの
間でＩ！［次データ転送を行っていく。このような動作
により各ＣＰＵでは入出力装置１１を共有していること
を意識することなく入出力装置１１にアクセスすること
ができる。
作について説明する。第３図は３台のＣｆ’ＵＩＡ、Ｉ
Ｂ、ＩＣの順で起動要求が発生した場合の動作タイムチ
ャート図である１、この場合、ＣＰＵＩＡの起動要求が
最初に発生している為、先ずＣＰＵＩＡの起動要求に対
し入出力装＋Ｊｔｌｌとの間でデータ転送を行い、それ
が完ｆした後、同様にしてＣＰＵＩＢ、ＣＰＵＩＣとの
間でＩ！［次データ転送を行っていく。このような動作
により各ＣＰＵでは入出力装置１１を共有していること
を意識することなく入出力装置１１にアクセスすること
ができる。
第４図はＣＰＵと入出力装置間のデータ転送の過程で障
害が発生した場合、この障害ｔ−ｃＰＵに知らせる動作
を行う回路について説明したもので、この機能はＭ Ａ
Ｃ６の共通制御部８に設けられている。このような機
能を有する回路はチャンネルコントロールレジスタ（以
下ＣＣ凡と略称する）１２−１〜１２−ｎと、ｎ個のＡ
ＮＤゲート１３−１〜１３−ｎとから構成され、各ＯＣ
Ｒのリセット側端子はリセットタイミング発生回路１４
に接続され、各ＡＮＤゲートの一入力端子は、リセット
タイミング発生回路１４に入力されるＣＰＵからの読込
み指令が入力されている。又、０ＣＲ１２−１〜１２−
ｎのセット側端子には障害信号１〜ｎが入力されている
。
害が発生した場合、この障害ｔ−ｃＰＵに知らせる動作
を行う回路について説明したもので、この機能はＭ Ａ
Ｃ６の共通制御部８に設けられている。このような機
能を有する回路はチャンネルコントロールレジスタ（以
下ＣＣ凡と略称する）１２−１〜１２−ｎと、ｎ個のＡ
ＮＤゲート１３−１〜１３−ｎとから構成され、各ＯＣ
Ｒのリセット側端子はリセットタイミング発生回路１４
に接続され、各ＡＮＤゲートの一入力端子は、リセット
タイミング発生回路１４に入力されるＣＰＵからの読込
み指令が入力されている。又、０ＣＲ１２−１〜１２−
ｎのセット側端子には障害信号１〜ｎが入力されている
。
ＣＰＵと入出力装置間のデータ転送の手順は、データ転
送に必要な制御情報を転送する起動制御、前記制御情報
に基づくデータ転送、データ転送後に入出力装置側から
ＣＰＵ側に終了を報告する終了制御、更にデータ転送の
状態をＣＰＵＫ転送するＣＣ几転送制御とから成ってい
る。
送に必要な制御情報を転送する起動制御、前記制御情報
に基づくデータ転送、データ転送後に入出力装置側から
ＣＰＵ側に終了を報告する終了制御、更にデータ転送の
状態をＣＰＵＫ転送するＣＣ几転送制御とから成ってい
る。
第４図のＣＣｆＬｌ ２−１〜１２−ｎは、当該データ
転送の過程で発生する各拙障害信号にニジセットされる
レジスタである。前記ＯＣＲ転送制御に於いて、ＣＰＵ
からの読込み指令信号にょシＡＮＤゲー）１３−１〜１
３−ｎを介してｃｃｆ（。
転送の過程で発生する各拙障害信号にニジセットされる
レジスタである。前記ＯＣＲ転送制御に於いて、ＣＰＵ
からの読込み指令信号にょシＡＮＤゲー）１３−１〜１
３−ｎを介してｃｃｆ（。
にセットされた障害信号がＣＰＵＫ読込まれる。
又、ＣＰＵからの読込み指令信号はリセットタイミング
発生回路１４を経由して、障害信号がＣＰＵに読込まれ
た後のＣＣ几を、次のデータ転送に備えてリセットする
。
発生回路１４を経由して、障害信号がＣＰＵに読込まれ
た後のＣＣ几を、次のデータ転送に備えてリセットする
。
第２図に示した本実施例のＭＡＣ６では、第４図に示し
た回路は後述する如く複数組組み込まれているが、従来
からのＭＡＣにはこのような回路は一組のみ組み込まれ
ておシ、各ＣＰＵからのアクセス毎にセット、リセット
が行われていた。従って、第３図の如く各ＣＰＵよシ連
続的にアクセスが行われるような場合でも、各アクセス
毎に障害発生の有無が検知されることになる。このよう
な構成の為、１台のＣＰＵのアクセスに於いて障害が検
知された場合でも、次の別のＣＰＵがアクセスする時は
、必ずしも障害を検知することができない場合もあるこ
とは前述した通夛である。
た回路は後述する如く複数組組み込まれているが、従来
からのＭＡＣにはこのような回路は一組のみ組み込まれ
ておシ、各ＣＰＵからのアクセス毎にセット、リセット
が行われていた。従って、第３図の如く各ＣＰＵよシ連
続的にアクセスが行われるような場合でも、各アクセス
毎に障害発生の有無が検知されることになる。このよう
な構成の為、１台のＣＰＵのアクセスに於いて障害が検
知された場合でも、次の別のＣＰＵがアクセスする時は
、必ずしも障害を検知することができない場合もあるこ
とは前述した通夛である。
第５図は第２図に示した本実施例の共通制御部８の詳細
構成例を示したものであシ、第６図はその動作タイムチ
ャートを示した図である。ボー ト制御部７Ａ、７Ｂ、
７Ｃは第４図に示した一組のＣＣＲ群１５Ａ１１５Ｂ、
１５０に接続されておｐ１各ｃｃｎ、群１５Ａ、１５Ｂ
、１５ＣＦｉＣＰＵＩＡ、ＩＢｌ １Ｃと対応している
。
構成例を示したものであシ、第６図はその動作タイムチ
ャートを示した図である。ボー ト制御部７Ａ、７Ｂ、
７Ｃは第４図に示した一組のＣＣＲ群１５Ａ１１５Ｂ、
１５０に接続されておｐ１各ｃｃｎ、群１５Ａ、１５Ｂ
、１５ＣＦｉＣＰＵＩＡ、ＩＢｌ １Ｃと対応している
。
このような第５図のＭＡＣ６の動作を第６図に従って説
明する。今、人出カ装置１１にｃＰＵＩＡ、ＩＢ、ＩＣ
の順にアクセスがされた場合、ＣＰＵＩＡのデータ転送
過程で障害が発生したと仮定する。すると第５図に示す
ように００８群１５Ａ、１５Ｂ、１５Ｃは相互に接続さ
れている為、第６図のタイムチャートに示す如く００８
群１５Ａ、１５Ｂ、１５Ｃが同時にその障害を記憶する
。従−）−ｒＸＣＣ’ＲＷＦＩ ５ＡはＣＰＵｌＡ１＞
−らの読込後リセットされる。次にＣＰＵＩＢのアクセ
スが記憶されている為、それに対するデータ転送を行う
が、この時ＣＰＵＩＢのデータ転送過程に障害がｌ〈て
も、前回のＣ）’ＵＩＡに対するデータ転送にて障害が
発生し、これに伴いｃｃｆＬ群１．５Ｂにその障害情報
が記憶されている為、今回のＣＰＵＩＢのアクセスに対
するＯＣＲ転送制御に於いても障害発生の伝達が行われ
る。同様にして次のＣＰＵＩＣからのアクセスに対して
も障害発生の伝達が行われる。
明する。今、人出カ装置１１にｃＰＵＩＡ、ＩＢ、ＩＣ
の順にアクセスがされた場合、ＣＰＵＩＡのデータ転送
過程で障害が発生したと仮定する。すると第５図に示す
ように００８群１５Ａ、１５Ｂ、１５Ｃは相互に接続さ
れている為、第６図のタイムチャートに示す如く００８
群１５Ａ、１５Ｂ、１５Ｃが同時にその障害を記憶する
。従−）−ｒＸＣＣ’ＲＷＦＩ ５ＡはＣＰＵｌＡ１＞
−らの読込後リセットされる。次にＣＰＵＩＢのアクセ
スが記憶されている為、それに対するデータ転送を行う
が、この時ＣＰＵＩＢのデータ転送過程に障害がｌ〈て
も、前回のＣ）’ＵＩＡに対するデータ転送にて障害が
発生し、これに伴いｃｃｆＬ群１．５Ｂにその障害情報
が記憶されている為、今回のＣＰＵＩＢのアクセスに対
するＯＣＲ転送制御に於いても障害発生の伝達が行われ
る。同様にして次のＣＰＵＩＣからのアクセスに対して
も障害発生の伝達が行われる。
本実施例によれば、ＭＡ６４Ｃ１ＣＰ Ｕ Ｉ Ａ。
ｌＢ１１Ｃに対応したＯＣＲ，群１５Ａ、１５Ｂ。
１５Ｃを設けることにより、どれか一つのＣＰＵの入出
力装置１１へのアクセス中に、人出カーＪ＃ｃｒｉｔ１
１ｉｌｌＪに障害が発生した場合、全ての００８群１５
Ａ、１５Ｂ、１５Ｃがこの障害を記憶して、これ以降に
アクセスする全てのＣＰＵＩＡ、ＩＢ。
力装置１１へのアクセス中に、人出カーＪ＃ｃｒｉｔ１
１ｉｌｌＪに障害が発生した場合、全ての００８群１５
Ａ、１５Ｂ、１５Ｃがこの障害を記憶して、これ以降に
アクセスする全てのＣＰＵＩＡ、ＩＢ。
ＩＣＫ障害を伝達することができる為、全てのＣＰＵｌ
Ａ１１Ｂ、ＩＣが障害に対応した処置を取ることができ
、一部のＣＰＵのみが入出力装置１１にアクセスするこ
とによって生じる入出力装置１１内のデータの不合理や
システム的な不具合発生を未然に防止する効果がある。
Ａ１１Ｂ、ＩＣが障害に対応した処置を取ることができ
、一部のＣＰＵのみが入出力装置１１にアクセスするこ
とによって生じる入出力装置１１内のデータの不合理や
システム的な不具合発生を未然に防止する効果がある。
以上記述した如く、本発明の多重アクセス制御方法によ
れば、一台のＣＰＵの入出力装置へのアクセス中に入出
力装置側に発生した障害を当該ＣＰＵに伝達するだけで
なく、これ以降に入出力装置へアクセスする他のＣＰＬ
Ｉ全てに前記障害を伝達して、全てのＣＰＵが障害に対
応した処置をとるよ・うにすることＶこよシ、入出力装
置側の障害検知が各中央処理装置によってばらつくこと
を防止して入出力装置内の情報の不合理の発生及びシス
テムトータルとしての処理不具合の発生を防止すること
ができる。
れば、一台のＣＰＵの入出力装置へのアクセス中に入出
力装置側に発生した障害を当該ＣＰＵに伝達するだけで
なく、これ以降に入出力装置へアクセスする他のＣＰＬ
Ｉ全てに前記障害を伝達して、全てのＣＰＵが障害に対
応した処置をとるよ・うにすることＶこよシ、入出力装
置側の障害検知が各中央処理装置によってばらつくこと
を防止して入出力装置内の情報の不合理の発生及びシス
テムトータルとしての処理不具合の発生を防止すること
ができる。
第１図は従来の多重アクセス制御方法の動作例を説明す
るタイムチャート図、第２図は本発明の多重アクセス制
御方法を適用したマルチコンピュータシステムの一実施
例を示した構成図、第３図は第２図に示したシステムの
動作タイムチャート図、第４図は第２図に示したＭＡＣ
６に含ｊれる障害伝達回路例を示した構成図、第５図は
第２図のＭＡＣ６の詳細例を示した構成図、第６図は第
５図の動作タイムチャート図である。 ＩＡ、ＩＢ、ＩＣ・・・ＣＰＵ、６・・・多重アクセス
制御装置、７Ａ、７Ｂ、７Ｃ・・・ボート制御部、８・
・・共通制御部、１１・・・入出力装置、１２−１〜１
２−ｎ−ＣＣＲ，１３−１〜１３−ｎ−ＡＮＤゲート
＋ １５Ａ、 １５Ｂ、 １５Ｃ・・・ＣＣ
Ｒ群。 代理人 弁理士 鵜沼辰之 茅 ｌ 囚 口乙・平均アクヒスタイム ロ・デープ転送ｆＴ岡 華２目 茅３ 目 番 テ ［イ２コ−゛＝？−ｋｌ アク乞スタイ、乙１０′テー
ク枳送狩川 茅４ 固 ＣＰＵよすめ ／２ ｎ 第５ 目 障ｓ４言号 ＄６ 固 固；宇杓アク乞スタイム ロ；データ枢送ハ同
るタイムチャート図、第２図は本発明の多重アクセス制
御方法を適用したマルチコンピュータシステムの一実施
例を示した構成図、第３図は第２図に示したシステムの
動作タイムチャート図、第４図は第２図に示したＭＡＣ
６に含ｊれる障害伝達回路例を示した構成図、第５図は
第２図のＭＡＣ６の詳細例を示した構成図、第６図は第
５図の動作タイムチャート図である。 ＩＡ、ＩＢ、ＩＣ・・・ＣＰＵ、６・・・多重アクセス
制御装置、７Ａ、７Ｂ、７Ｃ・・・ボート制御部、８・
・・共通制御部、１１・・・入出力装置、１２−１〜１
２−ｎ−ＣＣＲ，１３−１〜１３−ｎ−ＡＮＤゲート
＋ １５Ａ、 １５Ｂ、 １５Ｃ・・・ＣＣ
Ｒ群。 代理人 弁理士 鵜沼辰之 茅 ｌ 囚 口乙・平均アクヒスタイム ロ・デープ転送ｆＴ岡 華２目 茅３ 目 番 テ ［イ２コ−゛＝？−ｋｌ アク乞スタイ、乙１０′テー
ク枳送狩川 茅４ 固 ＣＰＵよすめ ／２ ｎ 第５ 目 障ｓ４言号 ＄６ 固 固；宇杓アク乞スタイム ロ；データ枢送ハ同
Claims (1)
- １、複数台の中央処理装置が多重アクセス制御装置を介
して入出力装置にアクセスするマルチコンピュータシス
テムにおいて、多重アクセス制御装置内に、各中央処理
装置に１対１で対応するチャンネルコントロールレジス
タ群を複数群設け、ある中央処理装置に係る入出力装置
へのアクセスの際に、入出力装置側の障害が発生すると
、この障害情報を全てのチャンネルコントロールレジス
タ群に同時に記憶させると共に対応するチャンネルコン
トロールレジスタ群を通して前記障害情報を当該中央処
理装置に報知し、且つ、前記障害発生以降、入出力装置
にアクセスする他の中央処理装置に、これに対応するチ
ャンネルコントロールレジスタ群から前記障害情報を報
知して、この障害情報を受けた中央処理装置に障害に対
する対応処理全行なわしめることを特徴とする多重アク
セス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081383A JPS59136828A (ja) | 1983-01-26 | 1983-01-26 | 多重アクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081383A JPS59136828A (ja) | 1983-01-26 | 1983-01-26 | 多重アクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136828A true JPS59136828A (ja) | 1984-08-06 |
Family
ID=11760781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081383A Pending JPS59136828A (ja) | 1983-01-26 | 1983-01-26 | 多重アクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62129649U (ja) * | 1986-02-04 | 1987-08-17 | ||
| JPH06214969A (ja) * | 1992-09-30 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 情報通信方法および装置 |
-
1983
- 1983-01-26 JP JP1081383A patent/JPS59136828A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62129649U (ja) * | 1986-02-04 | 1987-08-17 | ||
| JPH06214969A (ja) * | 1992-09-30 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 情報通信方法および装置 |
| US5600791A (en) * | 1992-09-30 | 1997-02-04 | International Business Machines Corporation | Distributed device status in a clustered system environment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU599534B2 (en) | A diagnostic system in a data processing system | |
| JPH0258823B2 (ja) | ||
| JPH01154241A (ja) | 同期二重コンピュータシステム | |
| US6347365B1 (en) | Data storage system having a[n] memory responsive to clock pulses produced on a bus and clock pulses produced by an internal clock | |
| JP4161276B2 (ja) | フォルトトレラントコンピュータ装置およびその同期化方法 | |
| JP2001356968A (ja) | 故障許容データ格納システムおよび故障許容データ格納システムの動作方法 | |
| JP2002269029A (ja) | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム | |
| US5717852A (en) | Multiple bus control method and a system thereof | |
| JPS59136828A (ja) | 多重アクセス制御方法 | |
| US4630197A (en) | Anti-mutilation circuit for protecting dynamic memory | |
| US5850528A (en) | Bus timing protocol for a data storage system | |
| JPS6343775B2 (ja) | ||
| CN113342260B (en) | Server and control method applied to server | |
| JPS584427A (ja) | 複数のシリアルバスル−プを有するマルチコンピユ−タシステム | |
| US6567903B1 (en) | Data storage system having master/slave addressable memories | |
| JP2929967B2 (ja) | ファイルシステム | |
| JPS5831020B2 (ja) | マルチプロセツサ制御システム | |
| JP3169488B2 (ja) | 通信制御装置 | |
| JPS6136861A (ja) | 記憶装置 | |
| JPH11265321A (ja) | 障害復旧方法、中央処理装置及び中央処理システム | |
| JPS6113266B2 (ja) | ||
| JP2002185478A (ja) | コンピュータシステムにおける共有資源の排他利用方式 | |
| JPH03119448A (ja) | データ処理装置 | |
| JPS62137654A (ja) | 二重化バスの制御方式 | |
| JPH08305594A (ja) | 二重化装置の制御メモリ冗長方式 |