JP2000181887A5

JP2000181887A5 -

Info

Publication number: JP2000181887A5
Application number: JP1998357254A
Authority: JP
Filing date: 1998-12-16
Publication date: 2006-01-12
Anticipated expiration: 2018-12-16

Description

【特許請求の範囲】
【請求項１】
アダプタから共有メモリへのアクセスに障害が発生した場合に、他の接続手段を使用して同一共有メモリへアクセスし、そのアクセス結果より故障部位を判定し、その判定した故障部位を切り離す情報処理装置の障害処理方法。
【請求項２】
アダプタから共有メモリへのアクセスに障害が発生した場合に、障害情報を採取し故障部位が明らかなときにはその部分を閉鎖し、明らかでない場合にはアクセスを再トライし、再度障害が発生したときには他の接続手段を使用して同一共有メモリへアクセスし、そのアクセス結果と故障部位を判定するためのテーブルを比較し障害部位を判定し、その判定した故障部位を切り離す情報処理装置の障害処理方法。
【請求項３】
上位装置と接続するためのチャネル接続系と、このチャネル接続系経由で前記上位装置からのコマンドを受け付けるチャネルアダプタと、このチャネルアダプタに接続され前記上位装置へのデータを一時的に格納するキャッシュメモリと、前記チャネルアダプタに接続され前記キャッシュメモリに格納しているデータを管理する共有メモリとを備えた記憶制御装置において、
前記チャネルアダプタと前記共有メモリとを互いに複数の接続手段で接続した記憶制御装置。
【請求項４】
データを格納するディスクアレイと、上位装置に送る際にデータを一時的に格納するキャッシュメモリと、前記ディスクアレイから前記キャッシュディスクにデータを転送するディスクアダプタと、前記ディスクアダプタに接続され前記キャッシュメモリに格納しているデータを管理する共有メモリとを備えた記憶制御装置において、
前記ディスクアダプタと前記共有メモリとを互いに複数の接続手段で接続した記憶制御装置。
【請求項５】
上位装置と接続するためのチャネル接続系と、このチャネル接続系経由で前記上位装置からのコマンドを受け付けるチャネルアダプタと、このチャネルアダプタに接続され前記上位装置へのデータを一時的に格納するキャッシュメモリと、前記チャネルアダプタに接続され前記キャッシュメモリに格納しているデータを管理する第１の共有メモリと第２の共有メモリとを備えた記憶制御装置において、
前記チャネルアダプタと前記第１の共有メモリと、前記チャネルアダプタと前記第２の共有メモリと、を互いに複数の接続手段で接続した記憶制御装置。
【請求項６】
データを格納するディスクアレイと、上位装置に送る際にデータを一時的に格納するキャッシュメモリと、前記ディスクアレイから前記キャッシュディスクにデータを転送するディスクアダプタと、前記ディスクアダプタに接続され前記キャッシュメモリに格納しているデータを管理する共有メモリとを備えた記憶制御装置において、
前記チャネルアダプタと前記第１の共有メモリと、前記チャネルアダプタと前記第２の共有メモリと、を互いに複数の接続手段で接続した記憶制御装置。
【請求項７】
前記チャネルアダプタまたは前記ディスクアダプタのプロセッサは、処理を行う際に前記共有メモリにロック付きのアクセス命令を出し処理終了後にはロック解除を行う請求項３ないし請求項６のいずれか一つに記載の記憶制御装置。

まず、図１に本発明を適用した記憶装置の実施例の階層を表すシステム概略図を示す。上位装置であるホストコンピュータ（図示せず）に接続するチャネル接続系１、入出力データを一時的に格納するキャッシュメモリ２、チャネル接続系１とキャッシュメモリ２間のデータ転送を制御するチャネルアダプタ（以下ＣＨＡと称する）３、データを蓄積する記憶媒体であるディスクアレイ４、キャッシュメモリ２とディスクアレイ４間のデータ転送を制御するディスクアダプタ（以下ＤＫＡと称する）５、ＣＨＡ３とＤＫＡ３との間に設けられ、後述する共有メモリ６から構成される。

図１は概念的な略図であるので詳細な接続を示すものではなく、実際にはキャッシュメモリ２と共有メモリ６は一つのＣＨＡ（またはＤＫＡ）と接続をしている。尚、チャネル接続系としては例えば、メインフレーム系のホストコンピュータ（ＣＫＤデータフォーマット）と接続の場合にはチャネル制御装置、ＵＮＩＸ系のコンピュータ（ＦＢＡデータフォーマット）の場合にはＳＣＳＩバス制御装置が挙げられる。また、ファイバチャネルを用いた制御装置でもよい。

次に、ＤＫＡ１２のプロセッサからアクセスパス３５を経由し、共有メモリ２２へのアクセス時に、ハード故障によりアクセスエラーが発生した場合のフォールトトレラント制御について説明する。

まず、障害発生時のハード情報から故障部位が明確に判定可能なケースが存在する。例えば、いまＤＫＡ１２内のプロセッサ内部の故障であると判定できれば、ＤＫＡ１２をシステムから引き離し、残り他のＤＫＡ内のプロセッサでシステム動作を継続する。また例えば、障害情報から共有メモリ２２内部の故障であると判定できれば、共有メモリ２２をシステムから切り離し、共有メモリ２１を用いてシステム動作を継続する。

しかし、複数のハード構成部位からなるシステムで、障害時の情報のみで故障部位が明確的にわからない場合が考えられる。例えば、ＤＫＡ１２内のプロセッサがアクセスパス３５を用いて、共有メモリ２２へのライトアクセスにタイムアウトが発生し、正常終了が報告されない場合が発生したとする。ＤＫＡ１２内のプロセッサの故障により、ライト命令が共有メモリ２２の制御部に伝わらなかったのか、共有メモリ２２の故障により、正常終了の報告ができなかったか、或いはアクセスパス３５の故障により情報の伝達が正常にできなかったかを、タイムアウトが発生したという事実だけでは明確的に判別できない。

具体的には、ＤＫＡ１２で障害を検出したら、アクセスパス３５を経由した共有メモリ２２へのアクセス、アクセスパス３６を経由した共有メモリ２２へのアクセス、アクセスパス３７を経由した共有メモリ２１へのアクセス、アクセスパス３８を経由した共有メモリ２１へのアクセスをそれぞれ試行する。以上４パターンのアクセスが、それぞれ正常に行えたかどうかの結果を用いて故障部位を判定する。

例えば、ここでアクセスパス３５を経由して、共有メモリ２２へのアクセス時のみに障害が発生し、アクセスパス３６から共有メモリ２２へのアクセス時は、正常にアクセス可能だとすれば、アクセスパス３５のみの故障であると判定し、アクセスパス３５の使用を停止し、以降は、保守作業によってアクセスパス３５が回復される迄、ＤＫＡ１２から共有メモリ２２へのアクセスはアクセスパス３６の経路から行う。

また、例えば、アクセスパス３５及び３６から共有メモリ２２へのアクセスが両方失敗し、アクセスパス３７及び３８を経由した共有メモリ２１へは、正常にアクセス可能だとすれば、共有メモリ２２の故障に起因する障害であると判定して、共有メモリ２２の閉塞を行う。以降は、保守作業によって共有メモリ２２が回復されるまで、各プロセッサは、共有メモリ２２を使用せず、情報の伝達等は共有メモリ２１を用いて行う。

更に、アクセスパス３５及び３６から共有メモリ２２へのアクセス、アクセス３７及び３８から共有メモリ２１へのアクセスが、全ての経路で正常にアクセスできないのだとすれば、ＤＫＡ１２回りに故障があるものと判定し、当該プロセッサの閉塞を行う。

【００５４】
【発明の効果】
マルチプロセッサを持つ情報処理装置において、性能面と信頼性が両立可能な接続手段を提供することができる。