JPH06222969A - 共通メモリ制御方式 - Google Patents

共通メモリ制御方式

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JPH06222969A
JPH06222969A JP3117402A JP11740291A JPH06222969A JP H06222969 A JPH06222969 A JP H06222969A JP 3117402 A JP3117402 A JP 3117402A JP 11740291 A JP11740291 A JP 11740291A JP H06222969 A JPH06222969 A JP H06222969A
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JP
Japan
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storage device
memory
access
memory control
copy mode
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JP3117402A
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Makoto Ebihara
真 海老原
Atsushi Arai
厚 新井
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Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Original Assignee
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 二重化構成記憶装置において、ファイル更新
中にも現運用ファイルの二重化構成を損なわず、新運用
ファイルを記憶装置に書き込むことができる信頼性と経
済性に優れた共通メモリ制御方式を提供する。 【構成】 処理装置へ接続された共通に使用される複数
の記憶装置のメモリ内容を一致させるためのコピーモー
ドを有す共通記憶装置において、前記処理装置から前記
記憶装置に対してメモリの論理的階位を指定するための
メモリ論理的階位指定手段1、10、30と前記コピー
モード中に従系の記憶装置へのアクセスを許可するアク
セス許可手段20、30、40とを備え、コピーモード
中においても従系へのアクセスを可能にした。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電子交換機等の中央制
御系における複数の処理装置へ接続される共通記憶装置
の共通メモリ制御方式に関する。
【0002】
【従来の技術】一般に、電子交換機等のリアルタイムで
処理を行うことが要求されるような処理装置にあって
は、リアルタイムでの処理を保証するために複数の処理
装置からのアクセスを許容しつつ相互に記憶内容が一致
された2つの記憶装置を有しており、このような二重化
構成の記憶装置として、例えば特開昭53−12142
9号公報が報告されている。
【0003】この種の装置にあっては、複数、例えば2
つの記憶装置(共有記憶装置)の相互間およびこれら共
有記憶装置と複数の処理装置間を同一仕様のインタフェ
ースで接続し、そして、各共通記憶装置内に、処理装置
からのアクセス起動要求信号か他系の記憶装置からのア
クセス起動要求信号かの選択を行う選択回路を設けるこ
とにより、処理装置からの書き込み内容を共有記憶装置
間で同一にできるものであった。
【0004】また、一般的には共有記憶装置(以下「共
通メモリ装置」という)は、システム運用上、すべて上
記のごとき両系のメモリが同一内容になるモード(以下
「コピーモード」という)での運用はシステムの保守上
考えられない。このため、例えばコピーモードフラグを
設けることにより、コピーモードオフにて共通メモリ装
置のオフライン構成を可能としている。
【0005】ところで、前述のごとき構成の装置では、
両系のメモリ内容を一致させるコピーモードのオン状態
と、オフライン構成のメモリ装置がシステム的に存在す
るコピーモードのオフ状態としかない。従って、電子交
換機における現運用プログラムの更新時のように、交換
動作そのものを停止させずに新運用プログラムに引き継
ぐ必要がある場合には、以下のような引き継ぎ方法をお
こなっている。
【0006】(1)一方の系の記憶装置をオンライン系
より切り離し、新運用プログラムをこの記憶装置に書き
込む。
【0007】(2)この書き込み終了後、この記憶装置
を新オンライン系として新しい運用プログラムで運用す
る。
【0008】
【発明が解決すべき課題】しかしながら、この場合に
は、以下の点が問題となる。
【0009】すなわち、新プログラムをオフライン系の
記憶装置に書き込み中においては、システムから見ると
オンライン系の記憶装置は一重化構成となる。この状態
でオンライン系に障害が発生した場合には、オフライン
系への切り替え動作により復旧されるべき障害を回復で
きず、システムダウンとなる。また、通常の交換プログ
ラムの構成としては、図2に示すように、現運用ファイ
ル5と旧運用ファイル6の二階層構造となっているのが
一般的であるが、その理由は、旧運用ファイルは現運用
ファイルが運用不可となった場合の保証ファイルとして
必要不可欠だからである。従って、両系の旧運用ファイ
ルを新運用ファイルに書き替えることは、保証ファイル
がなくなることを意味するので、システムの信頼性の上
から好ましくない。
【0010】また、現、旧、新の3つの運用ファイルを
すべて収容できるメモリ容量を確保することは、運用フ
ァイル自体が大規模化してきている現在では経済的にも
優れているとはいえない。
【0011】本発明は、以上述べたように運用ファイル
更新中に記憶装置が一重化構成になりシステムの信頼性
上好ましくないと言う問題点と、両系の書き込み動作中
であるコピーモードのオン状態で旧ファイルを保存しよ
うとするとメモリ空間を拡張しなければならず、経済的
にも劣るという問題点を解決するために創案されたもの
である。即ち、本発明の目的は、コピーモードのオン状
態でオフライン系の記憶装置のみのアクセスを可能に
し、オフライン系の旧ファイルのみを新ファイルに書き
替えることにより、ファイル更新中にも現運用ファイル
の二重化構成を損なわず、新運用ファイルを記憶装置に
書き込むことができる信頼性と経済性に優れた共通メモ
リ制御方式を提供することにある。
【0012】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、二重化された複数の記憶装置のメモリ
内容を一致させるためのコピーモードを有する共通メモ
リ制御方式において、前記処理装置から前記記憶装置に
対してメモリの論理的階位を指定するためのメモリ論理
的階位指定手段と、前記コピーモード時にオフライン系
の記憶装置へのアクセスを許可するアクセス許可手段と
を備えたものである。
【0013】
【作用】本発明は、以上のように構成されたので、メモ
リ論理階位指定手段は、処理装置から記憶装置に対して
メモリの論理的階位を指定し、例えばオフライン系への
アクセス指定を示す。そして、アクセス許可手段は、コ
ピーモード中においては自記憶装置がオフライン系であ
るという条件と、前記メモリ論理階位指定手段がオフラ
イン系へのアクセス指示を示すという条件との一致をみ
て、アクセスを許可するようになっている。これによ
り、他系記憶装置からのコピー動作と、処理装置からの
従系アクセス動作が共存して受け入れられ、動作する。
【0014】
【実施例】以下に、本発明に係る共通メモリ制御方式の
一実施例を添付図面に基づいて詳述する。
【0015】図1は、本発明の実施例を示すブロック図
である。図示例にあっては、例えば2つの系の記憶装置
よりなる共通記憶装置が記載されているが、両系の記憶
装置は同一構成となっているので、他方の記憶装置の構
成は参照符号にAを付して説明を省略する。尚、これら
2つの記憶装置100、100Aは、一方がオンライン
系になったときは他方がオフライン系になるように構成
されている。
【0016】まず、記憶装置100、100Aは、メモ
リ階位指定線1、1A、アドレスデータ指定線2、2A
およびメモリアクセス指定線3、3Aを介して処理装置
(図示せず)と接続されている。そして、記憶装置10
0、100Aは、これら2つで二重化記憶装置を構成す
る。そして、上記処理装置から上記記憶装置100に対
してメモリの論理的階位を指定するためのメモリ論理的
階位指定手段は、主にメモリ階位指定線1、受付条件判
定回路10、共通メモリ制御部30とにより機能するよ
うに構成されており、また、コピーモード中にオフライ
ン系の記憶装置へのアクセスを許可するアクセス許可手
段は、主にアドレス比較回路20、共通メモリ制御部3
0、競合回路40とにより機能するように構成されてい
る。
【0017】上記受付条件判定回路10には、処理装置
からのメモリ階位指定線1、アドレスデータ指定線2、
メモリアクセス指定線3が接続されていると共に処理装
置からのメモリ保守命令によりセットされるCOPY
FF80の出力とメモリの論理的階位を示すACT F
F90の出力とが入力として接続されている。この受付
条件判定回路10での受付条件判定後、後段の共通メモ
リ制御部30に起動をかけるようになっている。また、
アドレスデータ指定線2は、処理装置から指定されたア
ドレスがオフライン系の領域であってアクセス可能領域
であるか否かを判定するためのアドレス比較回路20
と、メモリ部60にアドレスデータを送出するためのメ
モリ制御回路50にも接続されている。
【0018】上記共通メモリ制御部30では動作タイミ
ング及びチェックタイミングを作成し、通常のメモリア
クセス(以下「ACTアクセス」という)時の出力信号
31とオフライン系へのアクセス(以下「SBYアクセ
ス」という)時の出力信号32を出力するように構成さ
れている。BSYアクセス時の出力信号32と上記アド
レス比較回路20の出力とに基づいてSBYアクセスの
アドレス条件が成立するかどうか判定するアンド回路2
1の出力とACTアクセス時の出力信号31とはオア回
路22へ入力され、このオア回路22の出力は競合回路
40に入力される。また、他系(オフライン系)の記憶
装置100Aの他系メモリ制御部70Aと自系(オンラ
イン系)の記憶装置100の他系メモリ制御部70とは
交絡バス72を介して接続されており、他系メモリ制御
部70で受信した他系からのコピー動作要求信号は、他
系動作指示信号71として競合回路40に入力するよう
になっている。
【0019】競合回路40にて順番に整理された動作指
示信号はメモリ制御回路50へ接続されている。このメ
モリ制御回路50は、上記メモリ60および上記他系メ
モリ制御部70との間で、アドレスデータ双方向バス5
1にてそれぞれ接続されている。
【0020】次に、以上のように構成された本発明の実
施例の動作について説明する。
【0021】まず、ACTアクセス時には、受付条件判
定回路10で通常アクセスと判定され、共通メモリ制御
部30から通常アクセス信号31が出力される。オア回
路22を経由して競合回路40に入力された上記通常ア
クセス信号31は、記憶装置100がオンライン時はオ
フライン系の記憶装置100Aからのアクセスを受け付
ける必要性がないため(オフライン系からオンライン系
へのコピー動作はオンライン上有り得ない)、そのまま
メモリ制御回路50に入力され、コピーモード中であれ
ば、アドレスデータ双方向バス51を使用し、メモリ6
0と他系メモリ制御部70への書き込み及び起動を行
う。
【0022】一方、コピーモード時のSBYアクセス
は、受付条件判定回路10において自系記憶装置がオフ
ライン系(ACT FF=0)であるという条件と、処
理装置からのメモリ階位指定線1がSBYアクセス指定
であることの一致をみて、共通メモリ制御部30に起動
をかける。
【0023】また、同時に処理装置からのアドレスデー
タ指定線2のアドレス部をアドレス比較回路20にて指
定エリア以(以外)上のアドレスか否かの判定を行い、
この出力信号と従系アクセス起動信号32とのAND条
件をアンド回路21にて取り、その出力はオア回路22
を経由して競合回路40に入力される。
【0024】コピー動作中のSBY系記憶装置であれ
ば、主系記憶装置の他系メモリ制御部より出力された従
系記憶装置のメモリ書き込み動作指示が、他系メモリ制
御部70を介して他系メモリ書き込み指示信号71に出
力される。そして、競合回路40に入力された従系アク
セス起動信号32と書き込み指示信号71は単なる時間
条件の選択(先着優先)により与えられる結果をメモリ
制御回路50に引き継ぐ。
【0025】以上により、他系記憶装置からのコピー動
作と、処理装置からの従系アクセス動作が共存し、受付
け動作することができる。
【0026】また、アドレス比較回路20については、
処理装置側のプログラム制御にてエリア限定を制御する
こともでき、その場合には記憶装置側のアドレス比較回
路20は不要となる。
【0027】
【発明の効果】以上要するに、本発明によれば、コピー
動作中に処理装置からの従系アクセスを許可することに
より、記憶装置のエリア限定領域に書き込むことができ
る。
【0028】従って、オンライン運用中の記憶装置の現
運用ファイルについては二重化構成を図ることができ、
かつまた、エリア限定した従系記憶装置内に主側の旧フ
ァイルを破壊することなく新ファイルを書き込むことが
できる。
【0029】よって、システムの安全性および記憶装置
のメモリ内容の経済化を図ることができる。
【図面の簡単な説明】
【図1】本発明に係る共通メモリ制御方式を説明するた
めのブロック図である。
【図2】交換用プログラムを示す構成図である。
【符号の説明】
1 メモリ階位指定線 2 アドレスデータ指定線 3 メモリアクセス指定線 10 受付条件判定回路 20 アドレス比較回路 30 共通メモリ制御部 40 競合回路 50 メモリ制御回路 60 メモリ 70 他系メモリ制御部

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 二重化された複数の記憶装置のメモリ内
    容を一致させるためのコピーモードを有す共通メモリ制
    御方式において、 前記処理装置から前記記憶装置に対してメモリの論理的
    階位を指定するためのメモリ論理的階位指定手段と、 前記コピーモード時にオフライン系の記憶装置へのアク
    セスを許可するアクセス許可手段とを備えたことを特徴
    とする共通メモリ制御方式。
JP3117402A 1991-05-22 1991-05-22 共通メモリ制御装置 Expired - Lifetime JPH0827762B2 (ja)

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JP3117402A JPH0827762B2 (ja) 1991-05-22 1991-05-22 共通メモリ制御装置

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JPH06222969A true JPH06222969A (ja) 1994-08-12
JPH0827762B2 JPH0827762B2 (ja) 1996-03-21

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212443A (ja) * 1988-06-30 1990-01-17 Nec Corp 二重化処理装置
JPH02242467A (ja) * 1989-03-16 1990-09-26 Nec Commun Syst Ltd マルチプロセッサ・システムにおけるファイル入替え制御方式

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212443A (ja) * 1988-06-30 1990-01-17 Nec Corp 二重化処理装置
JPH02242467A (ja) * 1989-03-16 1990-09-26 Nec Commun Syst Ltd マルチプロセッサ・システムにおけるファイル入替え制御方式

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