JPH02242452A

JPH02242452A - メモリカード

Info

Publication number: JPH02242452A
Application number: JP1064872A
Authority: JP
Inventors: Noboru Yamazaki; 昇山崎; Tadashi Kaneko; 正金古; Kiyoshi Sudo; 清須藤; Koichi Odawara; 小田原　考一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-16
Filing date: 1989-03-16
Publication date: 1990-09-26
Anticipated expiration: 2012-08-13
Also published as: JP2640139B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］情報処理システムに構成されるメモリカードに関し、システムにおいて複数のメモリカードの故障が確実に検
出できるようにすることを目的とし、複数のメモリユニ
ットと、ユニットコントロールレジスタと、内部故障検
出回路と、エラーステータスレジスタと、内部異常通知
信号抑止手段とを有し、各メモリユニットは、外部から
のアクセスによりデータの書き込みおよび読み出しがな
されるものであり、ユニットコントロールレジスタは、
外部からの設定により前記メモリユニット別に、その動
作可、動作不可を制御するものであり、内部故障検出回
路は、外部からのアクセスにおける内部処理の故障を検
出するものであり、エラステータスレジスタは、前記内
部故障検出回路における故障検出時に、内部異常通知信
号を外部に出力するものであり、内部異常通知信号抑止
手段は、前記ユニットコントロールレジスタが全メモリ
ユニットを動作不可とするように設定された時に、前記
内部異常通知信号の出力を抑止するものであるように構
成する。

［産業上の利用分野］本発明は、情報処理システムに構成されるメモリカード
に関する。

［従来の技術］第２図は、複数のメモリカードが構成される情報処理シ
ステムの概略構成図である。同図において、メモリカー
ド１，２．３は、それぞれ別々のボードにメモリ素子を
構成し、システムの規模に応じて取り外しができるよう
になされているもので、ＣＰＵ／Ｉからのアクセスによ
りデータの書き込みおよび読み出しがなされるものであ
る。

それぞれのメモリカード１，２．３内では、メモリ素子
を複数のユニットａ、　　ｂ、　　ｃ、　　ｄに分けて
管理がなされている。すなわち、故障、あるいはメモリ
素子の未実装による使用できない状態を、メモリユニッ
ト単位に管理するため、それぞれのメモリユニットａ、
　　ｂ、　　ｃ、　　ｄに対応したユニットコントロー
ルレジスタＣＲが備えられ、そのユニットコントロール
レジスタＣＲの状Ｊ！Ｌｉ１−ＣＰＵ４が設定すること
により、メモリユニット単位にその動作可または動作不
可の状態が制御され、動作不可の状態では、ＣＰＵ４の
間違いによるアクセスに対して、誤動作が生じないよう
に無応答となるように制御される。

また、それぞれのメモリカード１，２．３には、第３図
に示すように、内部故障検出回路２１およびエラーステ
ータスレジスタ２２が備えられている。内部故障検出回
路２１は、ＣＰＵ４からのアクセスに対するアドレス解
析部等の内部処理における故障を検出するもので、故障
が検出されるとエラーステータスレジスタ２２に対して
内部故障検出信号を発行するようになされたものである
。

エラーステータスレジスタ２２は、内部故障検出信号が
入力されると、内部異常通知信号をセットし出力するも
のである。この内部異常通知信号は、メモリカード内の
機能を停止すると共に、ＯＲ回路２３を介してＣＰＵ４
に出力される。

このＣＰＵ４への内部異常通知信号の出力は、通常、第
２図に示すように、各メモリカード１２．３からの出力
信号線がワイヤード○Ｒされて、１本の信号線を介して
なされている。従って、通知を受けたＣＰＵ４は、各メ
モリカート１，２３のエラーステータスレジスタ２２を
順次アクセスして、どのメモリカードに故障が発生した
かを検出していた。

［発明が解決しようとする課題］しかしながら、上記従来のＣＰＵ４への内部異常通知信
号の出力では、１つのメモリカードにおいて故障が発生
すると、内部異常通知信号が出力されたままとなるため
、ＣＰＵ４では他のメモリカードで故障が発生しても、
その発生が検出されず、誤動作を招くという問題があっ
た。

本発明は、このような問題に鑑みて創案されたもので、
情報処理システムにおいて複数のメモリカードの故障が
確実に検出されることのできるメモリカードを提供する
ことを目的としている。

［課題を解決するための手段］上記目的を達成するための本発明における手段は、複数
のメモリユニットと、ユニットコントロールレジスタと
、内部故障検出回路と、エラーステータスレジスタと、
内部異常通知信号抑止手段とを有し、各メモリユニット
は、外部からのアクセスによりデータの書き込みおよび
読の出しがなされるものであり、ユニソトコントロール
レジス夕は、外部からの設定により前記メモリユニット
別に、その動作可、動作不可を制御するものであり、内
部故障検出回路は、外部からのアクセスにおける内部処
理の故障を検出するものであり、エラーステータスレジ
スタは、前記内部故障検出回路における故障検出時に、
内部異常通知信号を外部に出力するものであり、内部異
常通知信号抑止手段は、前記ユニットコントロールレジ
スタが全メモリユニットを動作不可とするように設定さ
れた時に、前記内部異常通知信号の出力を抑止するもの
であるように構成したメモリカードによる。

［作用］内部故障検出回路により故障が検出されると、ユニット
コントロールレジスタにより、外部に内部異常通知信号
が出力される。この内部異常通知信号により、外部にお
いてメモリカードの故障が検出され、そして、外部から
のユニットコントロールレジスタへの設定が、全メモリ
ユニットを動作不可とするようになされると、内部異常
通知信号抑止手段により前記内部異常通知信号の外部へ
の出力が抑止される。

これにより、複数のメモリカードからの内部異常通知信
号の重複を防ぐことができ、外部ムこおける故障検出漏
れを防ぐことができる。

［実施例］以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例であるメモリカードの構成
図であり、同図に示すメモリカードは、第２図に示した
情報処理システムに構成されるものである。第１図にお
いて、ａ、ｂ、ｃ、ｄはメモリの管理単位に区分された
メモリユニットであり、それぞれにメモリ素子が構成さ
れ、外部のＣＰＵ４からのアクセスによりデータの書き
込みおよび読み出しが行なわれるようになされたもので
ある。ＣＲはユニットコントロールレジスタであり、各
メモリユニットに対応した４ピントのレジスタからなり
、対応するメモリユニットの動作状態を制御するもので
、ＣＰＵ４からのアクセスによりセット（“’１”）、
リセット（“０”）がなされる。七ソＩ・の状態により
メモリユニットは動作可の状態に制御がなされ、リセッ
トの状態では動作不可、すなわち、ＣＰＵ４からのアク
セスに対して無応答となる状態に制御がなされる。

２１ば内部故障検出回路であり、従来と同様にＣＰＵ４
からのアクセスに対するアドレス解析部等の内部処理に
おける故障を検出するもので、故障が検出されると内部
故障検出信号を発行するようになされたものである。２
２はエラーステータスレジスタであり、従来と同様に前
記内部故障検出信号を入力すると、内部異常通知信号を
セットし出力するようになされたものである。この内部
異常通知信号は、メモリカート内の機能を停止すると共
に、ＯＲ回路２３を介してＣＰＵ４に出力するようにな
されている。

２４は、内部異常通知信号抑止手段であり、ＡＮＤ（論
理積）回路２５、ＮＡＮＤ　（否定積）回路２６からな
るものである。ＡＮＤ回路２５は、エラーステータスレ
ジスタ２２とＯＲ回路２３の間に介設され、エラーステ
ータスレジスタ２２がら出力される内部異常通知信号を
入力して、ＣＰＵ４への出力を制御するように構成され
たものである。ＮＡＮＤ回路２６は、ユニットコントロ
ールレジスタＣＲのそれぞれのビット状態を反転入力し
、出力を前記ＡＮＤ回路２５の一方の入力とするように
構成されたものである。従って、ユニットコントロール
レジスタＣＲの設定が、全て論理パ０”（リセット、動
作不可の状態）の状態の時のみＮＡＮＤ回路２６の出力
は論理”　ｏ　”となり、ＡＮＤ回路２５において内部
異常通知信号の出力を抑止することになり、他の状態の
時は全て論理”１“′となって、ＡＮＤ回路２５におい
て内部異常通知信号はＣＰＵ４に出力されることになる
。

上記構成によるメモリカードが第２図に示す情報処理シ
ステムに構成されると、各メモリカード１．２．３は、
ＣＰＵ４からのアクセスがなされる状態、すなわち、ユ
ニットコントロールレジスタＣＲのいずれかがセラＩ・
されてメモリユニットが動作状態の時には、ＮＡＮＤ回
路２６の出力は論理”１゛である。従って、この状態の
時に、内部故障検出回路２１により内部処理における故
障が検出された場合には、エラーステータスレジスタ２
２から出力される内部異常通知信号（論理“′１”）は
、ＡＮＤ回路２５およびＯＲ回路２３を介してＣＰＵ４
に出力される。ＣＰＵ４では、内部異常通知信号を受り
ると各メモリカード１，２３のエラーステータスレジス
タ２２をアクセスして、故障したメモリカートを認識す
ると共に、そのメモリカードのユニットコントロールレ
ジスタＣＲにアクセスして、全てのレジスタをリセット
に設定する。これにより、ＮＡＮＤ回路２６の出力は論
理“０″″となり、ＡＮＤ回路２５においてＣＰＵ４へ
の内部異常通知信号の出力が抑止される。

これにより、ＣＰＵ４は他のメモリカードに故障が発生
しても再度認識することができる。

［発明の効果］以上説明したように、本発明によれば、複数のメモリカ
ードを構成する情報処理システムにおいて、それぞれの
メモリカードの故障が確実に認識されるようになり、ア
クセスにおける誤動作を防くことのできるメモリカード
を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリカードの構成図
、第２図は複数のメモリカードが構成される情報処理シス
テムの概略構成図、第３図は従来のメモリカードの構成図である。１．２．３・・・メモリカード、　　４・・・ＣＰＵ、
ａ、ｂ、ｃ、ｄ・・・メモリユニット、ＣＲ・・・ユニ
ットコントロールレジスタ、２１・・・内部故障検出回
路、２２・・・エラーステータスレジスタ、２３・・・ＯＲ
回路、２４・・・内部異常通知信号抑止手段、２５・・・ＡＮ
Ｄ回路、２６・・・ＮＡＮＤＡＮＤ従来のメモリカードの構成図

Claims

【特許請求の範囲】複数のメモリユニット（ａ、ｂ、ｃ、ｄ）と、ユニット
コントロールレジスタ（ＣＲ）と、内部故障検出回路（
２１）と、エラーステータスレジスタ（２２）と、内部
異常通知信号抑止手段（２４）とを有し、各メモリユニット（ａ、ｂ、ｃ、ｄ）は、外部からのア
クセスによりデータの書き込みおよび読み出しがなされ
るものであり、ユニットコントロールレジスタ（ＣＲ）は、外部からの
設定により前記メモリユニット（ａ、ｂ、ｃ、ｄ）別に
、その動作可、動作不可を制御するものであり、内部故障検出回路（２１）は、外部からのアクセスにお
ける内部処理の故障を検出するものであり、エラーステータスレジスタ（２２）は、前記内部故障検
出回路（２１）における故障検出時に、内部異常通知信
号を外部に出力するものであり、内部異常通知信号抑止
手段（２４）は、前記ユニットコントロールレジスタ（
ＣＲ）が全メモリユニット（ａ、ｂ、ｃ、ｄ）を動作不
可とするように設定された時に、前記内部異常通知信号
の出力を抑止するものである、ことを特徴とするメモリ
カード。