JPH08249241A - 記憶装置 - Google Patents
記憶装置Info
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- JPH08249241A JPH08249241A JP7054837A JP5483795A JPH08249241A JP H08249241 A JPH08249241 A JP H08249241A JP 7054837 A JP7054837 A JP 7054837A JP 5483795 A JP5483795 A JP 5483795A JP H08249241 A JPH08249241 A JP H08249241A
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- Japan
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- memory element
- memory
- error
- power supply
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Abstract
(57)【要約】
【目的】 障害発生時に処理の低下を防止するととも
に、システムの電源を停止することなく不良メモリ素子
を交換可能とし、保守性及び信頼性を向上させる。 【構成】 制御部２はＣＰＵからのアドレス２０１とデ
ータ５１とをメモリ部３に伝達し、電源部４にメモリ部
３のメモリ素子３−１〜３−（ｎ＋２）各々個別に電源
の投入及び切断を指示する。制御部２はメモリ部３から
のデータに対して１ビットエラー検出訂正・２ビットエ
ラー検出を行い、メモリ部３における不良部の検出処理
とその不良部の代替処理とを行う。電源部４は制御部２
からの指示に応じて、電源供給線１００−１〜１００−
（ｎ＋２）を通してメモリ素子３−１〜３−（ｎ＋２）
各々への電源の投入及び切断を個別に制御する。不良表
示部５は各メモリ素子３−１〜３−（ｎ＋２）に対応す
る表示素子５−１〜５−（ｎ＋２）を制御部２からの指
示に応じて点灯及び消灯する。
に、システムの電源を停止することなく不良メモリ素子
を交換可能とし、保守性及び信頼性を向上させる。 【構成】 制御部２はＣＰＵからのアドレス２０１とデ
ータ５１とをメモリ部３に伝達し、電源部４にメモリ部
３のメモリ素子３−１〜３−（ｎ＋２）各々個別に電源
の投入及び切断を指示する。制御部２はメモリ部３から
のデータに対して１ビットエラー検出訂正・２ビットエ
ラー検出を行い、メモリ部３における不良部の検出処理
とその不良部の代替処理とを行う。電源部４は制御部２
からの指示に応じて、電源供給線１００−１〜１００−
（ｎ＋２）を通してメモリ素子３−１〜３−（ｎ＋２）
各々への電源の投入及び切断を個別に制御する。不良表
示部５は各メモリ素子３−１〜３−（ｎ＋２）に対応す
る表示素子５−１〜５−（ｎ＋２）を制御部２からの指
示に応じて点灯及び消灯する。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に１
ビットエラーを検出して訂正するとともに２ビット以上
エラーを検出する検出機能と、前記検出機能で検出され
たエラーの発生アドレスを通知する通知機能とを含む記
憶装置に関する。
ビットエラーを検出して訂正するとともに２ビット以上
エラーを検出する検出機能と、前記検出機能で検出され
たエラーの発生アドレスを通知する通知機能とを含む記
憶装置に関する。
【０００２】
【従来の技術】従来、この種の記憶装置においては、上
位装置（ＣＰＵ）との間に主記憶代替装置を設け、１ビ
ット以上のエラーが検出された時にそのアドレス情報を
上位装置に報告するとともに、そのアドレス情報を主記
憶代替装置に格納しておき、そのアドレス情報による記
憶装置へのアクセス処理を主記憶代替装置で代替する方
法がある。この方法については、特開平３−１１６２５
８号公報に詳述されている。
位装置（ＣＰＵ）との間に主記憶代替装置を設け、１ビ
ット以上のエラーが検出された時にそのアドレス情報を
上位装置に報告するとともに、そのアドレス情報を主記
憶代替装置に格納しておき、そのアドレス情報による記
憶装置へのアクセス処理を主記憶代替装置で代替する方
法がある。この方法については、特開平３−１１６２５
８号公報に詳述されている。
【０００３】また、誤り訂正機能を有する記憶装置のメ
モリカードにおいて、現用記憶素子と１チップの付加記
憶素子とに分割したアレイ構造の記憶素子を設け、障害
発生時にその障害が発生したチップ列を割出し、割出し
たチップ列を付加記憶素子で代替する方法もある。この
方法については、特開平２−５０２４１号公報に詳述さ
れている。
モリカードにおいて、現用記憶素子と１チップの付加記
憶素子とに分割したアレイ構造の記憶素子を設け、障害
発生時にその障害が発生したチップ列を割出し、割出し
たチップ列を付加記憶素子で代替する方法もある。この
方法については、特開平２−５０２４１号公報に詳述さ
れている。
【０００４】さらに、アレーカードｎ個で構成されたグ
ループと各グループ毎に設けられた代替メモリ素子とを
備えた記憶装置において、アレーカードｎ個内でエラー
素子が発生した時にそのエラー素子を代替メモリ素子で
代替する方法もある。この方法については、特公昭６２
−２１１４３号公報に詳述されている。
ループと各グループ毎に設けられた代替メモリ素子とを
備えた記憶装置において、アレーカードｎ個内でエラー
素子が発生した時にそのエラー素子を代替メモリ素子で
代替する方法もある。この方法については、特公昭６２
−２１１４３号公報に詳述されている。
【０００５】
【発明が解決しようとする課題】上述した従来の記憶装
置では、上位装置からのアクセス毎にエラー素子の有無
の確認と代替メモリ素子へのアドレスの比較とを行って
常に代替を繰返す機能及び上位装置に不良内容を通知す
る機能のみを有している。
置では、上位装置からのアクセス毎にエラー素子の有無
の確認と代替メモリ素子へのアドレスの比較とを行って
常に代替を繰返す機能及び上位装置に不良内容を通知す
る機能のみを有している。
【０００６】しかしながら、これらの機能のみでは上位
装置からのアクセス毎にエラー素子の有無の確認や代替
メモリ素子へのアドレスの比較を行わなければならない
ので、メモリアクセス時間が長くなる。また、操作者が
不良メモリ素子を割出すのに時間がかかるとともに、不
良メモリ素子を交換する場合にはシステムの電源を停止
させなければならない。
装置からのアクセス毎にエラー素子の有無の確認や代替
メモリ素子へのアドレスの比較を行わなければならない
ので、メモリアクセス時間が長くなる。また、操作者が
不良メモリ素子を割出すのに時間がかかるとともに、不
良メモリ素子を交換する場合にはシステムの電源を停止
させなければならない。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、障害発生時に処理の低下を防止するとともに、シ
ステムの電源を停止することなく不良メモリ素子を交換
することができ、保守性及び信頼性を向上させることが
できる記憶装置を提供することにある。
消し、障害発生時に処理の低下を防止するとともに、シ
ステムの電源を停止することなく不良メモリ素子を交換
することができ、保守性及び信頼性を向上させることが
できる記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明による記憶装置
は、１ビットエラーを検出して訂正するとともに２ビッ
ト以上エラーを検出する検出機能と、前記検出機能で検
出されたエラーの発生アドレスを通知する通知機能とを
含みかつ複数のメモリ素子からなる記憶装置であって、
前記複数のメモリ素子各々に電源を供給する手段と、前
記複数のメモリ素子のうち前記検出機能でエラーが検出
されたメモリ素子を特定して表示する表示手段と、前記
検出機能でエラーが検出されたメモリ素子を前記複数の
メモリ素子のうち予め代替用に設定された代替メモリ素
子に切替える切替手段と、前記代替メモリ素子に電源を
供給しかつ前記検出機能でエラーが検出されたメモリ素
子への電源供給を停止する手段とを備えている。
は、１ビットエラーを検出して訂正するとともに２ビッ
ト以上エラーを検出する検出機能と、前記検出機能で検
出されたエラーの発生アドレスを通知する通知機能とを
含みかつ複数のメモリ素子からなる記憶装置であって、
前記複数のメモリ素子各々に電源を供給する手段と、前
記複数のメモリ素子のうち前記検出機能でエラーが検出
されたメモリ素子を特定して表示する表示手段と、前記
検出機能でエラーが検出されたメモリ素子を前記複数の
メモリ素子のうち予め代替用に設定された代替メモリ素
子に切替える切替手段と、前記代替メモリ素子に電源を
供給しかつ前記検出機能でエラーが検出されたメモリ素
子への電源供給を停止する手段とを備えている。
【０００９】
【作用】１ビットエラーを検出して訂正するとともに２
ビット以上エラーを検出する検出機能と、検出機能で検
出されたエラーの発生アドレスを通知する通知機能とを
含みかつ複数のメモリ素子からなる記憶装置において、
複数のメモリ素子に対して電源部から夫々個別に電源を
供給する。
ビット以上エラーを検出する検出機能と、検出機能で検
出されたエラーの発生アドレスを通知する通知機能とを
含みかつ複数のメモリ素子からなる記憶装置において、
複数のメモリ素子に対して電源部から夫々個別に電源を
供給する。
【００１０】また、複数のメモリ素子のうち検出機能で
エラーが検出されたメモリ素子を特定して不良表示部に
表示し、検出機能でエラーが検出されたメモリ素子を複
数のメモリ素子のうち予め代替用に設定された代替メモ
リ素子に切替える時に代替メモリ素子への電源供給と検
出機能でエラーが検出されたメモリ素子への電源供給の
停止とを制御部で制御する。
エラーが検出されたメモリ素子を特定して不良表示部に
表示し、検出機能でエラーが検出されたメモリ素子を複
数のメモリ素子のうち予め代替用に設定された代替メモ
リ素子に切替える時に代替メモリ素子への電源供給と検
出機能でエラーが検出されたメモリ素子への電源供給の
停止とを制御部で制御する。
【００１１】これによって、不良メモリ素子を代替メモ
リ素子に自動的に切替えることができるので、不良メモ
リ素子の発生でシステムダウンとなるのを防止すること
が可能となる。
リ素子に自動的に切替えることができるので、不良メモ
リ素子の発生でシステムダウンとなるのを防止すること
が可能となる。
【００１２】この場合、代替メモリ素子のアドレスを直
接制御部から指示できるので、障害発生時に処理の低下
を防止するとともに、システムの電源を停止することな
く不良メモリ素子を交換することが可能となり、保守性
及び信頼性が向上する。
接制御部から指示できるので、障害発生時に処理の低下
を防止するとともに、システムの電源を停止することな
く不良メモリ素子を交換することが可能となり、保守性
及び信頼性が向上する。
【００１３】また、不良表示部の表示素子を点灯させる
ことで不良メモリ素子を特定することが可能となるの
で、システムの保守性が大幅に向上する。さらに、不良
メモリ素子の電源を障害発生時に切断することで消費電
力を抑えることが可能となる。
ことで不良メモリ素子を特定することが可能となるの
で、システムの保守性が大幅に向上する。さらに、不良
メモリ素子の電源を障害発生時に切断することで消費電
力を抑えることが可能となる。
【００１４】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、記憶装置１は制御部２と、
メモリ部３と、電源部４と、不良表示部５とから構成さ
れている。
ック図である。図において、記憶装置１は制御部２と、
メモリ部３と、電源部４と、不良表示部５とから構成さ
れている。
【００１６】制御部２はアドレス線２０１及びデータ線
５１とを介して図示せぬＣＰＵから送られてくるアドレ
スとデータとをメモリ部３に伝達するとともに、電源部
４に対してメモリ部３の各メモリ素子（ＳＩＭＭ：Ｓｉ
ｎｇｌｅ Ｉｎ−ｌｉｎｅＭｅｍｏｒｙ Ｍｏｄｕｌ
ｅ）３−１〜３−（ｎ＋２）各々に独立して電源の投入
及び切断を指示する。また制御部２はメモリ部３から読
出されたデータに対して１ビットエラー検出訂正・２ビ
ットエラー検出を行い、メモリ部３における不良部の検
出処理と、その不良部の代替処理とを行う。
５１とを介して図示せぬＣＰＵから送られてくるアドレ
スとデータとをメモリ部３に伝達するとともに、電源部
４に対してメモリ部３の各メモリ素子（ＳＩＭＭ：Ｓｉ
ｎｇｌｅ Ｉｎ−ｌｉｎｅＭｅｍｏｒｙ Ｍｏｄｕｌ
ｅ）３−１〜３−（ｎ＋２）各々に独立して電源の投入
及び切断を指示する。また制御部２はメモリ部３から読
出されたデータに対して１ビットエラー検出訂正・２ビ
ットエラー検出を行い、メモリ部３における不良部の検
出処理と、その不良部の代替処理とを行う。
【００１７】メモリ部３はメモリ素子３−１〜３−（ｎ
＋２）から構成され、メモリ素子３−１〜３−ｎ各々は
現用として使用され、メモリ素子３−（ｎ＋１），３−
（ｎ＋２）各々は代替メモリ素子として使用される。
尚、メモリ素子３−１〜３−（ｎ＋２）は夫々個別に電
源部４から電源供給線１００−１〜１００−（ｎ＋２）
を通して電源が供給される。尚、２０−１〜２０−（ｎ
＋１）は各メモリ素子３−１〜３−（ｎ＋２）の電源分
離線を示している。
＋２）から構成され、メモリ素子３−１〜３−ｎ各々は
現用として使用され、メモリ素子３−（ｎ＋１），３−
（ｎ＋２）各々は代替メモリ素子として使用される。
尚、メモリ素子３−１〜３−（ｎ＋２）は夫々個別に電
源部４から電源供給線１００−１〜１００−（ｎ＋２）
を通して電源が供給される。尚、２０−１〜２０−（ｎ
＋１）は各メモリ素子３−１〜３−（ｎ＋２）の電源分
離線を示している。
【００１８】電源部４は制御線１３を通して入力される
制御部２からの指示に応じて、電源供給線１００−１〜
１００−（ｎ＋２）を通して行う各メモリ素子３−１〜
３−（ｎ＋２）への電源の投入及び切断と、電源供給線
１０１，１０２を通して行う制御部２及び不良表示部５
への電源の投入及び切断とを制御する共通部と、メモリ
素子３−１〜３−（ｎ＋２）各々に対応する個別電源ユ
ニットとから構成されている。
制御部２からの指示に応じて、電源供給線１００−１〜
１００−（ｎ＋２）を通して行う各メモリ素子３−１〜
３−（ｎ＋２）への電源の投入及び切断と、電源供給線
１０１，１０２を通して行う制御部２及び不良表示部５
への電源の投入及び切断とを制御する共通部と、メモリ
素子３−１〜３−（ｎ＋２）各々に対応する個別電源ユ
ニットとから構成されている。
【００１９】不良表示部５はメモリ素子３−１〜３−
（ｎ＋２）各々に対応する表示素子５−１〜５−（ｎ＋
２）から構成され、制御線１０を通して入力される制御
部２からの指示に応じて各表示素子５−１〜５−（ｎ＋
２）を点灯及び消灯する。尚、本実施例では各メモリ素
子３−１〜３−（ｎ＋２）対応に表示素子５−１〜５−
（ｎ＋２）を設けているが、各メモリ素子３−１〜３−
（ｎ＋２）各々に予め付与された識別番号等の識別情報
を一つの表示部に表示するようにすることも可能であ
る。
（ｎ＋２）各々に対応する表示素子５−１〜５−（ｎ＋
２）から構成され、制御線１０を通して入力される制御
部２からの指示に応じて各表示素子５−１〜５−（ｎ＋
２）を点灯及び消灯する。尚、本実施例では各メモリ素
子３−１〜３−（ｎ＋２）対応に表示素子５−１〜５−
（ｎ＋２）を設けているが、各メモリ素子３−１〜３−
（ｎ＋２）各々に予め付与された識別番号等の識別情報
を一つの表示部に表示するようにすることも可能であ
る。
【００２０】図２及び図３は図１の制御部２の動作を示
すフローチャートである。これら図１〜図３を用いて本
発明の一実施例による記憶装置１に対する読出し及び書
込みの動作と記憶装置１の障害発生時の動作とについて
説明する。
すフローチャートである。これら図１〜図３を用いて本
発明の一実施例による記憶装置１に対する読出し及び書
込みの動作と記憶装置１の障害発生時の動作とについて
説明する。
【００２１】装置が起動されると、電源部４は制御線１
３を通して入力される制御部２からの指示に応じて、各
電源供給線１００−１〜１００−ｎによりメモリ素子３
−１〜３−ｎ各々に電源を供給する。この場合、電源部
４は電源供給線１０２により不良表示部５にも電源を供
給しているが、不良表示部５の各表示素子５−１〜５−
（ｎ＋２）は点灯していない。
３を通して入力される制御部２からの指示に応じて、各
電源供給線１００−１〜１００−ｎによりメモリ素子３
−１〜３−ｎ各々に電源を供給する。この場合、電源部
４は電源供給線１０２により不良表示部５にも電源を供
給しているが、不良表示部５の各表示素子５−１〜５−
（ｎ＋２）は点灯していない。
【００２２】記憶装置１に対してデータの書込みを行う
場合、制御部２はアドレス線２０１及びデータ線５１を
介してＣＰＵからアドレスとデータとを受取ると、アド
レス線２００及びデータ線５０を介してメモリ部３にＣ
ＰＵからのアドレス及びデータを送出し、ＣＰＵから指
示されたメモリ部３のアドレスにＣＰＵからのデータを
書込む。
場合、制御部２はアドレス線２０１及びデータ線５１を
介してＣＰＵからアドレスとデータとを受取ると、アド
レス線２００及びデータ線５０を介してメモリ部３にＣ
ＰＵからのアドレス及びデータを送出し、ＣＰＵから指
示されたメモリ部３のアドレスにＣＰＵからのデータを
書込む。
【００２３】また、記憶装置１からデータの読出しを行
う場合、制御部２はアドレス線２０１を介してＣＰＵか
らアドレスを受取ると、アドレス線２００を介してメモ
リ部３にＣＰＵからのアドレスを送出し、メモリ部３の
該当アドレスから読出したデータをデータ線５０，５１
を介してＣＰＵに転送する。
う場合、制御部２はアドレス線２０１を介してＣＰＵか
らアドレスを受取ると、アドレス線２００を介してメモ
リ部３にＣＰＵからのアドレスを送出し、メモリ部３の
該当アドレスから読出したデータをデータ線５０，５１
を介してＣＰＵに転送する。
【００２４】このとき、制御部２はメモリ部３の該当ア
ドレスから読出したデータに対して１ビットエラー検出
訂正・２ビットエラー検出を行い、誤りがなければ一連
の処理を完了する。尚、メモリ部３に対するアクセスが
書込みか読出しかを示す情報はアドレス線２０１に含ま
れて伝達されるようになっている。
ドレスから読出したデータに対して１ビットエラー検出
訂正・２ビットエラー検出を行い、誤りがなければ一連
の処理を完了する。尚、メモリ部３に対するアクセスが
書込みか読出しかを示す情報はアドレス線２０１に含ま
れて伝達されるようになっている。
【００２５】制御部２がメモリ部３からのデータに対す
る１ビットエラー検出訂正・２ビットエラー検出で誤り
を検出した場合、この誤りが訂正可能なエラーであれ
ば、エラーアドレスを一時保持してから誤りを訂正した
データをデータ線５１を介してＣＰＵに転送するととも
に、エラー通知線３００を介して一時保持したエラーア
ドレスとエラー内容とをＣＰＵに報告する。
る１ビットエラー検出訂正・２ビットエラー検出で誤り
を検出した場合、この誤りが訂正可能なエラーであれ
ば、エラーアドレスを一時保持してから誤りを訂正した
データをデータ線５１を介してＣＰＵに転送するととも
に、エラー通知線３００を介して一時保持したエラーア
ドレスとエラー内容とをＣＰＵに報告する。
【００２６】この場合、制御部２は一時保持したエラー
アドレスを基にメモリ部３の各メモリ素子３−１〜３−
（ｎ＋２）の中から不良素子を割出す。ここで、例えば
メモリ素子３−１からのデータに誤りが生じたとする
と、制御部２はメモリ素子３−１からのデータの誤りが
訂正可能なエラーであれば、エラーアドレスと誤りを訂
正したデータとを一時保持する（図２ステップＳ１）。
アドレスを基にメモリ部３の各メモリ素子３−１〜３−
（ｎ＋２）の中から不良素子を割出す。ここで、例えば
メモリ素子３−１からのデータに誤りが生じたとする
と、制御部２はメモリ素子３−１からのデータの誤りが
訂正可能なエラーであれば、エラーアドレスと誤りを訂
正したデータとを一時保持する（図２ステップＳ１）。
【００２７】その後に、制御部２は電源部４にメモリ素
子３−１への電源を切断するよう制御線１３を通して指
示する。電源部４は電源供給線１００−１を通してメモ
リ素子３−１に供給している電源を切断する（メモリ素
子３−１への電源供給停止）（図２ステップＳ２）。
子３−１への電源を切断するよう制御線１３を通して指
示する。電源部４は電源供給線１００−１を通してメモ
リ素子３−１に供給している電源を切断する（メモリ素
子３−１への電源供給停止）（図２ステップＳ２）。
【００２８】次に、制御部２はメモリ素子３−１をメモ
リ素子３−（ｎ＋１）で代替するために、電源部４にメ
モリ素子３−（ｎ＋１）への電源を投入するよう制御線
１３を通して指示する。電源部４は電源供給線１００−
（ｎ＋１）を通してメモリ素子３−（ｎ＋１）に電源を
投入する［メモリ素子３−（ｎ＋１）への電源供給］
（図２ステップＳ３）。
リ素子３−（ｎ＋１）で代替するために、電源部４にメ
モリ素子３−（ｎ＋１）への電源を投入するよう制御線
１３を通して指示する。電源部４は電源供給線１００−
（ｎ＋１）を通してメモリ素子３−（ｎ＋１）に電源を
投入する［メモリ素子３−（ｎ＋１）への電源供給］
（図２ステップＳ３）。
【００２９】メモリ素子３−（ｎ＋１）に電源が投入さ
れると、制御部２は制御線１１を活性化し、メモリ素子
３−（ｎ＋１）のアドレスラインをメモリ素子３−１と
同一のアドレスラインに設定する（図２ステップＳ
４）。
れると、制御部２は制御線１１を活性化し、メモリ素子
３−（ｎ＋１）のアドレスラインをメモリ素子３−１と
同一のアドレスラインに設定する（図２ステップＳ
４）。
【００３０】続いて、制御部２はアドレス線２００及び
データ線５０を用いてメモリ素子３−（ｎ＋１）に、ス
テップＳ１で一時保持しかつ誤りを訂正したメモリ素子
３−１のデータを書込む（図２ステップＳ５）。
データ線５０を用いてメモリ素子３−（ｎ＋１）に、ス
テップＳ１で一時保持しかつ誤りを訂正したメモリ素子
３−１のデータを書込む（図２ステップＳ５）。
【００３１】誤りを訂正したメモリ素子３−１のデータ
をメモリ素子３−（ｎ＋１）に書込むと、制御部２は制
御線１０を通して不良表示部５にメモリ素子３−１に対
応する表示素子５−１を点灯するよう指示する。不良表
示部５は制御部２からの指示に応答して表示素子５−１
を点灯する（図２ステップＳ６）。
をメモリ素子３−（ｎ＋１）に書込むと、制御部２は制
御線１０を通して不良表示部５にメモリ素子３−１に対
応する表示素子５−１を点灯するよう指示する。不良表
示部５は制御部２からの指示に応答して表示素子５−１
を点灯する（図２ステップＳ６）。
【００３２】一方、制御部２はメモリ素子３−１からの
データの誤りが訂正不可能なエラーであれば、エラーア
ドレスを一時保持し、エラー通知線３００を介して一時
保持したエラーアドレスとエラー内容とをＣＰＵに報告
する。
データの誤りが訂正不可能なエラーであれば、エラーア
ドレスを一時保持し、エラー通知線３００を介して一時
保持したエラーアドレスとエラー内容とをＣＰＵに報告
する。
【００３３】この場合、制御部２は一時保持したエラー
アドレスを基にメモリ部３の各メモリ素子３−１〜３−
（ｎ＋２）の中から不良素子を割出す。ここで、例えば
メモリ素子３−１からのデータに誤りが生じたとする
と、制御部２はメモリ素子３−１からのデータの誤りが
訂正不可能なエラーであれば、エラーアドレスと誤りが
生じたメモリ素子３−１のデータとを一時保持する。
アドレスを基にメモリ部３の各メモリ素子３−１〜３−
（ｎ＋２）の中から不良素子を割出す。ここで、例えば
メモリ素子３−１からのデータに誤りが生じたとする
と、制御部２はメモリ素子３−１からのデータの誤りが
訂正不可能なエラーであれば、エラーアドレスと誤りが
生じたメモリ素子３−１のデータとを一時保持する。
【００３４】その後、制御部２は電源部４にメモリ素子
３−１への電源を切断するよう制御線１３を通して指示
する。電源部４は電源供給線１００−１を通してメモリ
素子３−１に供給している電源を切断する（メモリ素子
３−１への電源供給停止）。
３−１への電源を切断するよう制御線１３を通して指示
する。電源部４は電源供給線１００−１を通してメモリ
素子３−１に供給している電源を切断する（メモリ素子
３−１への電源供給停止）。
【００３５】制御部２はメモリ素子３−１をメモリ素子
３−（ｎ＋１）で代替するために、電源部４にメモリ素
子３−（ｎ＋１）への電源を投入するよう制御線１３を
通して指示する。電源部４は電源供給線１００−（ｎ＋
１）を通してメモリ素子３−（ｎ＋１）に電源を投入す
る［メモリ素子３−（ｎ＋１）への電源供給］。
３−（ｎ＋１）で代替するために、電源部４にメモリ素
子３−（ｎ＋１）への電源を投入するよう制御線１３を
通して指示する。電源部４は電源供給線１００−（ｎ＋
１）を通してメモリ素子３−（ｎ＋１）に電源を投入す
る［メモリ素子３−（ｎ＋１）への電源供給］。
【００３６】メモリ素子３−（ｎ＋１）に電源が投入さ
れると、制御部３は制御線１１を活性化し、メモリ素子
３−（ｎ＋１）のアドレスラインをメモリ素子３−１と
同一のアドレスラインに設定する。続いて、制御部２は
アドレス線２００及びデータ線５０を用いてメモリ素子
３−（ｎ＋１）に、一時保持しかつ誤りが生じたメモリ
素子３−１のデータを書込む。
れると、制御部３は制御線１１を活性化し、メモリ素子
３−（ｎ＋１）のアドレスラインをメモリ素子３−１と
同一のアドレスラインに設定する。続いて、制御部２は
アドレス線２００及びデータ線５０を用いてメモリ素子
３−（ｎ＋１）に、一時保持しかつ誤りが生じたメモリ
素子３−１のデータを書込む。
【００３７】誤りが生じたメモリ素子３−１のデータを
メモリ素子３−（ｎ＋１）に書込むと、制御部２は制御
線１０を通して不良表示部５にメモリ素子３−１に対応
する表示素子５−１を点灯するよう指示する。不良表示
部５は制御部２からの指示に応答して表示素子５−１を
点灯する。
メモリ素子３−（ｎ＋１）に書込むと、制御部２は制御
線１０を通して不良表示部５にメモリ素子３−１に対応
する表示素子５−１を点灯するよう指示する。不良表示
部５は制御部２からの指示に応答して表示素子５−１を
点灯する。
【００３８】上記の処理の後に、オペレータはＣＰＵか
ら異常通知を受けると、不良表示部５の表示素子５−１
〜５−（ｎ＋２）のうちどれが点灯しているかを確認す
る。オペレータは表示素子５−１が点灯しているのを確
認すると、誤りが生じたメモリ素子３−１を新しいメモ
リ素子と交換する。この場合、各メモリ素子３−１〜３
−（ｎ＋２）の交換は活性挿抜の技術を用いることで、
電源投入状態やジョブ実行中でも交換可能となる。
ら異常通知を受けると、不良表示部５の表示素子５−１
〜５−（ｎ＋２）のうちどれが点灯しているかを確認す
る。オペレータは表示素子５−１が点灯しているのを確
認すると、誤りが生じたメモリ素子３−１を新しいメモ
リ素子と交換する。この場合、各メモリ素子３−１〜３
−（ｎ＋２）の交換は活性挿抜の技術を用いることで、
電源投入状態やジョブ実行中でも交換可能となる。
【００３９】誤りが生じたメモリ素子３−１を新しいメ
モリ素子と交換すると、オペレータはシステムに対して
不良メモリ素子交換済みの指示を入力する。この不良メ
モリ素子交換済みの指示はＣＰＵから制御線１４を介し
て制御部２に伝達されるので、制御部２は制御線１０を
通して不良表示部５にメモリ素子３−１に対応する表示
素子５−１を消灯するよう指示する。不良表示部５は制
御部２からの指示に応答して表示素子５−１を消灯す
る。
モリ素子と交換すると、オペレータはシステムに対して
不良メモリ素子交換済みの指示を入力する。この不良メ
モリ素子交換済みの指示はＣＰＵから制御線１４を介し
て制御部２に伝達されるので、制御部２は制御線１０を
通して不良表示部５にメモリ素子３−１に対応する表示
素子５−１を消灯するよう指示する。不良表示部５は制
御部２からの指示に応答して表示素子５−１を消灯す
る。
【００４０】表示素子５−１が消灯すると、制御部２は
アドレス線２００及びデータ線５０を用いてメモリ素子
３−（ｎ＋１）からデータを読出して一時保持する（図
３ステップＳ１１）。
アドレス線２００及びデータ線５０を用いてメモリ素子
３−（ｎ＋１）からデータを読出して一時保持する（図
３ステップＳ１１）。
【００４１】その後に、制御部２は電源部４にメモリ素
子３−１に電源を投入するよう制御線１３を通して指示
する。電源部４は電源供給線１００−１を通してメモリ
素子３−１に電源を投入する（メモリ素子３−１への電
源供給）（図３ステップＳ１２）。
子３−１に電源を投入するよう制御線１３を通して指示
する。電源部４は電源供給線１００−１を通してメモリ
素子３−１に電源を投入する（メモリ素子３−１への電
源供給）（図３ステップＳ１２）。
【００４２】メモリ素子３−１に電源が投入されると、
制御部２は制御線１１を非活性化し、メモリ素子３−
（ｎ＋１）のアドレスラインをフリーにする（図３ステ
ップＳ１３）。
制御部２は制御線１１を非活性化し、メモリ素子３−
（ｎ＋１）のアドレスラインをフリーにする（図３ステ
ップＳ１３）。
【００４３】続いて、制御部２は電源部４にメモリ素子
３−（ｎ＋１）への電源を切断するよう制御線１３を通
して指示する。電源部４は電源供給線１００−（ｎ＋
１）を通してメモリ素子３−（ｎ＋１）への電源を切断
する［メモリ素子３−（ｎ＋１）への電源供給停止］
（図３ステップＳ１４）。
３−（ｎ＋１）への電源を切断するよう制御線１３を通
して指示する。電源部４は電源供給線１００−（ｎ＋
１）を通してメモリ素子３−（ｎ＋１）への電源を切断
する［メモリ素子３−（ｎ＋１）への電源供給停止］
（図３ステップＳ１４）。
【００４４】制御部２はアドレス線２００及びデータ線
５０を用いてメモリ素子３−１に、ステップＳ１１で一
時保持したメモリ素子３−（ｎ＋１）のデータを書込む
（図３ステップＳ１５）。これによって、メモリ素子３
−１が復旧するが、メモリ素子３−１に訂正可能な誤り
が生じた場合にはメモリ素子３−１に訂正後のデータが
書込まれ、訂正不可能な誤りが生じた場合にはメモリ素
子３−１に誤りが生じたデータが書込まれる。
５０を用いてメモリ素子３−１に、ステップＳ１１で一
時保持したメモリ素子３−（ｎ＋１）のデータを書込む
（図３ステップＳ１５）。これによって、メモリ素子３
−１が復旧するが、メモリ素子３−１に訂正可能な誤り
が生じた場合にはメモリ素子３−１に訂正後のデータが
書込まれ、訂正不可能な誤りが生じた場合にはメモリ素
子３−１に誤りが生じたデータが書込まれる。
【００４５】他方、メモリ素子３−（ｎ＋２）への代替
はメモリ素子３−１〜３−ｎが不良となった場合、また
はメモリ素子３−（ｎ＋１）が不良となった場合に行わ
れる。
はメモリ素子３−１〜３−ｎが不良となった場合、また
はメモリ素子３−（ｎ＋１）が不良となった場合に行わ
れる。
【００４６】本実施例では代替メモリ素子が２個の場合
について述べたが、システムの要求（メモリ素子の増
大）に伴って３個以上必要とする場合にも適用すること
は可能である。
について述べたが、システムの要求（メモリ素子の増
大）に伴って３個以上必要とする場合にも適用すること
は可能である。
【００４７】このように、１ビットエラーを検出して訂
正するとともに２ビット以上エラーを検出する検出機能
と、検出機能で検出されたエラーの発生アドレスを通知
する通知機能とを含みかつ複数のメモリ素子３−１〜３
−（ｎ＋２）からなる記憶装置１において、複数のメモ
リ素子３−１〜３−（ｎ＋２）に対して電源部４から夫
々個別に電源を供給するとともに、複数のメモリ素子の
うち検出機能でエラーが検出されたメモリ素子を特定し
て不良表示部５に表示し、検出機能でエラーが検出され
たメモリ素子を複数のメモリ素子３−１〜３−（ｎ＋
２）のうち予め代替用に設定された代替メモリ素子３−
（ｎ＋１），３−（ｎ＋２）に切替える時に代替メモリ
素子３−（ｎ＋１），３−（ｎ＋２）への電源供給と検
出機能でエラーが検出されたメモリ素子への電源供給の
停止とを制御部２で制御することによって、不良メモリ
素子を代替メモリ素子に自動的に切替えることができる
ので、不良メモリ素子の発生でシステムダウンとなるの
を防止することができる。
正するとともに２ビット以上エラーを検出する検出機能
と、検出機能で検出されたエラーの発生アドレスを通知
する通知機能とを含みかつ複数のメモリ素子３−１〜３
−（ｎ＋２）からなる記憶装置１において、複数のメモ
リ素子３−１〜３−（ｎ＋２）に対して電源部４から夫
々個別に電源を供給するとともに、複数のメモリ素子の
うち検出機能でエラーが検出されたメモリ素子を特定し
て不良表示部５に表示し、検出機能でエラーが検出され
たメモリ素子を複数のメモリ素子３−１〜３−（ｎ＋
２）のうち予め代替用に設定された代替メモリ素子３−
（ｎ＋１），３−（ｎ＋２）に切替える時に代替メモリ
素子３−（ｎ＋１），３−（ｎ＋２）への電源供給と検
出機能でエラーが検出されたメモリ素子への電源供給の
停止とを制御部２で制御することによって、不良メモリ
素子を代替メモリ素子に自動的に切替えることができる
ので、不良メモリ素子の発生でシステムダウンとなるの
を防止することができる。
【００４８】この場合、代替メモリ素子のアドレスを直
接制御部２から指示できるので、障害発生時に処理の低
下を防止するとともに、システムの電源を停止すること
なく不良メモリ素子を交換することができ、保守性及び
信頼性を向上させることができる。
接制御部２から指示できるので、障害発生時に処理の低
下を防止するとともに、システムの電源を停止すること
なく不良メモリ素子を交換することができ、保守性及び
信頼性を向上させることができる。
【００４９】また、不良表示部５の表示素子５−１〜５
−（ｎ＋２）を点灯させることで不良メモリ素子を特定
することができるので、システムの保守性を大幅に向上
させることができる。さらに、不良メモリ素子の電源を
障害発生時に切断することによって、消費電力を抑える
ことができる。
−（ｎ＋２）を点灯させることで不良メモリ素子を特定
することができるので、システムの保守性を大幅に向上
させることができる。さらに、不良メモリ素子の電源を
障害発生時に切断することによって、消費電力を抑える
ことができる。
【００５０】
【発明の効果】以上説明したように本発明によれば、１
ビットエラーを検出して訂正するとともに２ビット以上
エラーを検出する検出機能と、検出機能で検出されたエ
ラーの発生アドレスを通知する通知機能とを含みかつ複
数のメモリ素子からなる記憶装置において、複数のメモ
リ素子各々に電源を供給するとともに、複数のメモリ素
子のうち検出機能でエラーが検出されたメモリ素子を特
定して表示し、検出機能でエラーが検出されたメモリ素
子を複数のメモリ素子のうち予め代替用に設定された代
替メモリ素子に切替えるときに代替メモリ素子に電源を
供給しかつ検出機能でエラーが検出されたメモリ素子へ
の電源供給を停止することによって、障害発生時に処理
の低下を防止するとともに、システムの電源を停止する
ことなく不良メモリ素子を交換することができ、保守性
及び信頼性を向上させることができるという効果があ
る。
ビットエラーを検出して訂正するとともに２ビット以上
エラーを検出する検出機能と、検出機能で検出されたエ
ラーの発生アドレスを通知する通知機能とを含みかつ複
数のメモリ素子からなる記憶装置において、複数のメモ
リ素子各々に電源を供給するとともに、複数のメモリ素
子のうち検出機能でエラーが検出されたメモリ素子を特
定して表示し、検出機能でエラーが検出されたメモリ素
子を複数のメモリ素子のうち予め代替用に設定された代
替メモリ素子に切替えるときに代替メモリ素子に電源を
供給しかつ検出機能でエラーが検出されたメモリ素子へ
の電源供給を停止することによって、障害発生時に処理
の低下を防止するとともに、システムの電源を停止する
ことなく不良メモリ素子を交換することができ、保守性
及び信頼性を向上させることができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の制御部の動作を示すフローチャートであ
る。
る。
【図３】図１の制御部の動作を示すフローチャートであ
る。
る。
１ 記憶装置 ２ 制御部 ３ メモリ部 ３−１〜３−（ｎ＋２） メモリ素子 ４ 電源部 ５ 不良表示部 ５−１〜５−（ｎ＋２） 表示素子 １００−１〜１００−（ｎ＋２），１０１，１０２ 電
源供給線
源供給線
Claims (3)
- 【請求項１】 １ビットエラーを検出して訂正するとと
もに２ビット以上エラーを検出する検出機能と、前記検
出機能で検出されたエラーの発生アドレスを通知する通
知機能とを含みかつ複数のメモリ素子からなる記憶装置
であって、前記複数のメモリ素子各々に電源を供給する
手段と、前記複数のメモリ素子のうち前記検出機能でエ
ラーが検出されたメモリ素子を特定して表示する表示手
段と、前記検出機能でエラーが検出されたメモリ素子を
前記複数のメモリ素子のうち予め代替用に設定された代
替メモリ素子に切替える切替手段と、前記代替メモリ素
子に電源を供給しかつ前記検出機能でエラーが検出され
たメモリ素子への電源供給を停止する手段とを有するこ
とを特徴とする記憶装置。 - 【請求項２】 前記表示手段は、前記複数のメモリ素子
各々に対応して前記検出機能でエラーが検出されたか否
かを表示するよう構成されたことを特徴とする請求項１
記載の記憶装置。 - 【請求項３】 前記切替手段は、前記代替メモリ素子の
アドレスを前記検出機能でエラーが検出されたメモリ素
子のアドレスに設定する手段と、前記検出機能でエラー
が検出されたメモリ素子の内容を前記代替メモリ素子に
移す手段とを含むことを特徴とする請求項１または請求
項２記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054837A JPH08249241A (ja) | 1995-03-15 | 1995-03-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054837A JPH08249241A (ja) | 1995-03-15 | 1995-03-15 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249241A true JPH08249241A (ja) | 1996-09-27 |
Family
ID=12981752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7054837A Pending JPH08249241A (ja) | 1995-03-15 | 1995-03-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249241A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012514789A (ja) * | 2009-01-07 | 2012-06-28 | マイクロン テクノロジー， インク． | パターン認識プロセッサの電力消費管理のための方法およびシステム |
| JP2013196360A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Telecom Networks Ltd | パケット通信方法及びパケット通信装置 |
| US11151140B2 (en) | 2009-12-15 | 2021-10-19 | Micron Technology, Inc. | Methods and apparatuses for reducing power consumption in a pattern recognition processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258800A (ja) * | 1984-06-05 | 1985-12-20 | Toshiba Corp | Ｒｏｍ検査回路 |
| JPH0440542A (ja) * | 1990-06-06 | 1992-02-10 | Nec Corp | メモリ制御システム |
| JPH04252344A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | コンピュータシステム |
-
1995
- 1995-03-15 JP JP7054837A patent/JPH08249241A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258800A (ja) * | 1984-06-05 | 1985-12-20 | Toshiba Corp | Ｒｏｍ検査回路 |
| JPH0440542A (ja) * | 1990-06-06 | 1992-02-10 | Nec Corp | メモリ制御システム |
| JPH04252344A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | コンピュータシステム |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012514789A (ja) * | 2009-01-07 | 2012-06-28 | マイクロン テクノロジー， インク． | パターン認識プロセッサの電力消費管理のための方法およびシステム |
| US9389833B2 (en) | 2009-01-07 | 2016-07-12 | Micron Technology, Inc. | Method and system to dynamically power-down a block of a pattern-recognition processor |
| US10152113B2 (en) | 2009-01-07 | 2018-12-11 | Micron Technology, Inc. | Dynamic power-down of a block of a pattern-recognition processor |
| US11151140B2 (en) | 2009-12-15 | 2021-10-19 | Micron Technology, Inc. | Methods and apparatuses for reducing power consumption in a pattern recognition processor |
| JP2013196360A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Telecom Networks Ltd | パケット通信方法及びパケット通信装置 |
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