JP4738397B2 - メモリーアクセス制御方法 - Google Patents

Description

本発明は、メモリーアクセス制御方法に関し、特に、巡回冗長検査（cyclic redundancy check=CRC）を介してエラー検査能力（error check coverage）を改善するメモリーアクセス制御方法に関する。

通信システムまたはコンピューターシステムにおいて、巡回冗長検査（cyclic redundancy check=CRC）を用いてエラー検査能力を改善することができる。ＣＲＣは、データが伝送または格納された後、データ伝送される間にエラーが発生しているか否かをモニタリングすることができる。データ伝送の過程において、データ受信側およびデータ発信側の両方にＣＲＣ計算の実行が要求され、双方のうち一方がそれぞれ計算されたＣＲＣ結果を比較し、受信データが誤りである場合に検出する。

図１は、コンピューターシステム中のメモリーアクセス制御にＣＲＣ−１６を適用した従来技術の説明図である。８００−ＭＨｚシステムクロック、８ビットデータバスＤＱ＜７：０＞および２ビットＣＲＣバスＣＲＣ＜１：０＞の状態において、下記に説明を行う。ＣＲＣ−１６が適用される時、１６ビットのＣＲＣ結果が得られる。

図１において、主制御回路（例えば、ＣＰＵ）は、メモリーに読み取り命令Ｒ−Ａ，Ｒ−Ｂを発行する。数サイクル後、メモリー中の内部データＤ−Ａ，Ｄ−Ｂが読み取り命令Ｒ−Ａ，Ｒ−Ｂに応じて読み出される。ここでは、"内部データ"は、データバスＤＱ＜７：０＞に置かれなかったデータを意味する。データＤ−Ａは、８バイトのＡ０〜Ａ７を含み、データＤ−Ｂは、８バイトのＢ０〜Ｂ７を含む。内部データＤ−Ａ，Ｄ−Ｂに基づいて、ＣＲＣ計算ＣＲＣ−ＡＢがメモリーコントローラーにより算出（carried out）される。

データＤ−Ａ，Ｄ−Ｂがメモリーにより出力されることになっている時、数バイト（例えば、Ａ３およびＢ３）がＣＲＣバスＣＲＣ＜１：０＞に置かれ、その他のバイトがデータバスＤＱ＜７：０＞に置かれる。留意すべきことは、Ａ０およびＡ１間の空間は、図１に示されるように、データバスＤＱ＜７：０＞上のデータ非伝送を表すことである。

データがデータバスＤＱ＜７：０＞を経由して出力される時、ＣＲＣ計算ＣＲＣ−ＡＢが開始される。図１において、ＣＲＣ計算ＣＲＣ−ＡＢが完了した後、ＣＲＣ計算ＣＲＣ−ＡＢの結果がＣＲＣバスＣＲ＜１：０＞を経由して伝送される。

このようにして、データＤ−Ａ，Ｄ−Ｂがメモリーから読み取られ、ＣＲＣ結果が主制御回路に出力される。

しがしながら、従来技術は、以下の欠点を有する。（1）複雑なハードウェア構造、大きな回路設計（layout）および高電力消費；（2）ＣＡＳ（Column Address Strobe）からＣＡＳまでの遅延待ち時間（ｔＣＣＤ−Ｌ）が短く、例えば、１．２５ｎｓであり、設計（design）が困難になる；（3）読み取り命令の発行からメモリーよりデータを出力するまでの時間遅延が長い；（4）ＣＲＣ計算中のキャッシュ内のデータＡ，Ｂの保存が設計をより困難にする；（5）極めて短い時間経過内（図１では１．２５ｎｓ内として例示）ではＣＲＣ計算の完成が困難である。

したがって、前記の従来技術の欠点を克服できるメモリーアクセス制御方法の提供が望まれている。

［発明の目的］
本発明は、メモリーからデータを読み取る過程において、巡回冗長検査（cyclic redundancy check=CRC）計算の結果がデータバスを経由して出力され、メモリーからデータを読み出す過程において、読み取りデータの一部がＣＲＣバスを経由して出力され、メモリーにデータを書き込む過程において、データがデータバスを経由して受信され、対応したＣＲＣ結果がＣＲＣバスを経由して出力されるメモリーアクセス制御方法を提供することを目的とする。

本発明は、更に、ＣＲＣ計算が進行中である時、２つまたはそれ以上のデータを同時に保留する必要はなく、ＣＲＣ計算の下でデータを維持すればよいメモリーアクセス制御方法を提供することを目的とする。

本発明の一例は、メモリーに第１読み取り命令を発行することと、第１読み取り命令に応じてメモリーから第１読み取りデータを読み出すことと、第１読み取りデータにＣＲＣ計算を実行して第１ＣＲＣ結果を得ることと、データバスを経由して第１読み取りデータの一部を伝送するとともに、ＣＲＣバスを経由して第１読み取りデータの他の部分を伝送することと、データバスを経由して第１ＣＲＣ結果を伝送することとを含むメモリーアクセス制御方法を提供する。

本発明は、更に、メモリーに第１読み取り命令および第２読み取り命令を発行することと、第１読み取り命令に応じてメモリーから第１読み取りデータを読み出すことと、第１読み取りデータにＣＲＣ計算を実行して第１ＣＲＣ結果を得ることと、第２読み取り命令に応じてメモリーから第２読み取りデータを読み出すことと、第２読み取りデータにＣＲＣ計算を実行して第２ＣＲＣ結果を得ることと、データバスを経由して第１読み取りデータの一部を伝送するとともに、ＣＲＣバスを経由して第１読み取りデータの他の部分を伝送することと、データバスを経由して第１ＣＲＣ結果を伝送することと、データバスを経由して第２読み取りデータの一部を伝送することおよびＣＲＣバスを経由して第２読み取りデータの他の部分を伝送することと、データバスを経由して第２ＣＲＣ結果を伝送することとを含むメモリーアクセス制御方法を提供する。

本発明のもう１つの例は、更に、メモリーに第１書き込み命令および第１読み取り命令を発行することと、データバスを経由してメモリーに第１書き込み命令に関連する第１書き込みデータを伝送することと、第１書き込みデータにＣＲＣ計算を実行して第１ＣＲＣ結果を得ることと、ＣＲＣバスを経由して第１ＣＲＣ結果を伝送することと、第１読み取り命令に応じてメモリーから第１読み取りデータを読み出すことと、第１読み取りデータにＣＲＣ計算を実行して第２ＣＲＣ結果を得ることと、データバスを経由して第１読み取りデータの一部を伝送するとともに、ＣＲＣバスを経由して第１読み取りデータの他の部分を伝送することと、データバスを経由して第２ＣＲＣ結果を伝送することとを含むメモリーアクセス制御方法を提供する。

本発明の実施形態は、次の長所によって特徴付けられる。（1）複雑でないハードウェア構造、減少された回路設計、低い電力消費；（2）ゆったりしたＣＡＳ（Column Address Strobe）からＣＡＳまでの遅延待ち時間（ｔＣＣＤ−Ｌ）、例えば、２．５ｎｓであり、設計が簡単になる；（3）ＣＲＣ計算中のキャッシュ内の幾つかのデータの保存が不要である；（4）十分な時間経過内（図２では１．８７５ｎｓ内として例示）でＣＲＣ計算が完成できる；（5）高いエラー検査率。

本発明中、メモリーからデータを読み取る過程において、ＣＲＣ結果がデータバスを経由して出力され、一部の読み取りデータがＣＲＣバスを経由して出力される。メモリーにデータを書き込む過程において、データがデータバスを経由して受信され、ＣＲＣ結果がＣＲＣバスを経由して出力される。更に、ＣＲＣ計算が実行されている時、２つまたはより多くのデータを同時に保持する必要はなく、ＣＲＣ計算下のデータを維持するだけでよい。

〈第１実施形態：読み取りから読み取り（read to read）〉
図２は、本発明の一実施形態に係るメモリーアクセスの配列を示すタイミング説明図である。８００−ＭＨｚシステムクロック、８ビットデータバスＤＱ＜７：０＞および２ビットＣＲＣバスＣＲＣ＜１：０＞の状態において、下記に説明を行う。ＣＲＣ計算は、ＣＲＣ−１６を例として（即ち、１６ビットのＣＲＣ結果が得られる）説明する。確かであることは、本発明が前記状態に限定されないことである。例えば、ＣＲＣ−３２等の他のＣＲＣ技術も本発明に適用することができ、更にエラー検査能力を改善することができる。

図２において、主制御回路(例えば、ＣＰＵ）が読み取り命令Ｒ−Ａ，Ｒ−Ｂをメモリーに発行する。数サイクル後、メモリー中の内部データＤ−Ａ，Ｄ−Ｂが読み取り命令Ｒ−Ａ，Ｒ−Ｂに応じて読み出される。ここでは、"内部データ"は、データバスＤＱ＜７：０＞に置かれなかったデータを意味する。データＤ−Ａは、８バイトのＡ０〜Ａ７を含み、データＤ−Ｂは、８バイトのＢ０〜Ｂ７を含む。

データＤ−Ａが読み出される時、図２中のＣＲＣ−Ａに示す通り、ＣＲＣ計算がデータＤ−Ａに即座に行われる。同様に、図２中のＣＲＣ−Ｂに示す通り、データＤ−Ｂが読み出され、ＣＲＣ計算がデータＤ−Ｂに即座に行われる。

データＤ−Ａが出力されることになっている時、数バイト（例えば、Ａ２およびＡ３）がＣＲＣバスＣＲＣ＜１：０＞に置かれ、その他のバイト（例えばＡ０〜Ａ１およびＡ４〜Ａ７）がデータバスＤＱ＜７：０＞に置かれる。留意すべきことは、データＤ−ＡのＣＲＣ計算ＣＲＣ−Ａの結果がＣＲＣバスＣＲＣ＜１：０＞の代わりにデータバスＤＱ＜７：０＞に置かれることである。

同様に、データＤ−Ｂが出力されることになっている時、数バイト（例えば、Ｂ２およびＢ３）がＣＲＣバスＣＲＣ＜１：０＞に置かれ、その他のバイト（例えばＢ０〜Ｂ１およびＢ４〜Ｂ７）がデータバスＤＱ＜７：０＞に置かれる。データＤ−ＢのＣＲＣ計算ＣＲＣ−Ｂの結果がＣＲＣバスＣＲＣ＜１：０＞の代わりにデータバスＤＱ＜７：０＞に置かれる。

このように、データＤ−Ａ，Ｄ−Ｂがメモリーから読み取られ、ＣＲＣ結果が主制御回路に伝送される。

たとえ第１実施形態中の命令が読み取り-読み取り（read-read）の順序であっても、読み取り-読み取り-読み取り（read-read-read)の順序のように、類似する方法中、第１実施形態を修正した命令にどのように適用するかは、当業者であれば、上記説明から分かることである。

〈第２実施形態：読み取りから書き込み（read to write）〉
図３は、本発明の第２実施形態に係る読み取り書き込みメモリーアクセスの配列を示すタイミング説明図である。８００−ＭＨｚシステムクロック、８ビットデータバスＤＱ＜７：０＞および２ビットＣＲＣバスＣＲＣ＜１：０＞の状態において、下記に説明を行う。ＣＲＣ計算は、ＣＲＣ−１６を例として（即ち、１６ビットのＣＲＣ結果が得られる）説明する。確かであることは、本発明が前記状態に限定されないことである。例えば、ＣＲＣ−３２等の他のＣＲＣ技術も本発明に適用することができ、エラー検査能力を更に改善することができる。

図３において、主制御回路(例えば、ＣＰＵ）が読み取り命令Ｒ−Ａおよび書き込み命令Ｗ−Ｂ，Ｗ−Ｃをメモリーに発行する。数サイクルが完了した後、メモリー中の内部データＤ−Ａが読み取り命令Ｒ−Ａに応じて読み出される。８バイトのＡ０〜Ａ７がデータＤ−Ａに含まれる。

データＤ−Ａが読み出される時、図３中のＣＲＣ−Ａに示すように、ＣＲＣ計算がデータＤ−Ａに即座に行われる。

データＤ−Ａが出力されることになっている時、数バイト（例えば、Ａ２およびＡ３）がＣＲＣバスＣＲＣ＜１：０＞に置かれ、その他のバイト（例えばＡ０〜Ａ１およびＡ４〜Ａ７）がデータバスＤＱ＜７：０＞に置かれる。留意すべきことは、データＤ−ＡのＣＲＣ計算ＣＲＣ−Ａの結果がＣＲＣバスＣＲＣ＜１：０＞の代わりにデータバスＤＱ＜７：０＞に置かれることである。

書き込み命令Ｗ−Ｂの発行から数サイクル後、データＢ０〜Ｂ７が主制御回路によりデータバスＤＱ＜７：０＞を経由してメモリーに伝送される。データＢ０〜Ｂ７が完全に受信された後、書き込み命令Ｗ−Ｂが実行されてメモリーにデータＤ−Ｂ（８バイトのＢ０〜Ｂ７を含む）が書き込まれる。

本実施形態中、データＢ０〜Ｂ７が全て受信された後は、ＣＲＣ計算を開始する必要がない。これに対して、図３中のＣＲＣ−Ｂに示すように、データＢ０〜Ｂ７の一部が受信された後は、ＣＲＣ計算が開始されることができる。ＣＲＣ計算ＣＲＣ−Ｂが終了した後、ＣＲＣ計算ＣＲＣ−Ｂの結果がＣＲＣバスＣＲＣ＜１：０＞を経由して主制御回路に戻され、エラー検査を実行する。

同様に、書き込み命令Ｗ−Ｃの発行から数サイクル後、データＣ０〜Ｃ７が主制御回路によりデータバスＤＱ＜７：０＞を経由してメモリーに伝送される。データＣ０〜Ｃ７が完全に受信された後、書き込み命令Ｗ−Ｃが実行されてメモリーにデータＤ−Ｃ（８バイトのＣ０〜Ｃ７を含む）が書き込まれる。

同様に、データＣ０〜Ｃ７が全て受信された後は、ＣＲＣ計算を開始する必要がない。これに対して、図３中のＣＲＣ−Ｃに示すように、データＣ０〜Ｃ７の一部が受信された後は、ＣＲＣ計算が開始されることができる。ＣＲＣ計算ＣＲＣ−Ｃが終了した後、ＣＲＣ計算ＣＲＣ−Ｃの結果がＣＲＣバスＣＲＣ＜１：０＞を経由して主制御回路に戻され、エラー検査を実行する。

このように、データＤ−Ａがメモリーから完全に読み取られ、データＤ−Ｂ，Ｄ−Ｃがメモリーに書き込まれ、ＣＲＣ結果ＣＲＣ−Ａ，ＣＲＣ−Ｂ，ＣＲＣ−Ｃが主制御回路に戻される。

たとえ第２実施形態中の命令が、読み取り書き込み-書き込み（read- write - write)の順序であっても、読み取り-書き込み-読み取り（read-write-read)の順序ように、類似する方法中、第２実施形態を修正した命令にどのように適用するかは、当業者であれば、上記説明から分かることである。

〈第３実施形態：書き込みから読み取り（write to read）〉
図４は、本発明の第３実施形態に係る書き込み-読み取りメモリーアクセスの配列を示すタイミング説明図である。８００−ＭＨｚシステムクロック、８ビットデータバスＤＱ＜７：０＞および２ビットＣＲＣバスＣＲＣ＜１：０＞の状態において、下記に説明を行う。ＣＲＣ計算は、ＣＲＣ−１６を例として（即ち、１６ビットのＣＲＣ結果が得られる）説明する。確かであることは、本発明が前記状態に限定されないことである。例えば、ＣＲＣ−３２等の他のＣＲＣ技術も本発明に適用することができ、エラー検査能力を更に改善することができる。

図４において、主制御回路(例えば、ＣＰＵ）が書き込み命令Ｗ−Ａ，Ｗ−Ｂおよび読み取り命令Ｒ−Ｃをメモリーに発行する。

書き込み命令Ｗ−Ａの発行から数サイクル後、データＡ０〜Ａ７が主制御回路によりデータバスＤＱ＜７：０＞を経由してメモリーに伝送される。データＡ０〜Ａ７が完全に受信された後、書き込み命令Ｗ−Ａが実行されてメモリーにデータＤ−Ａ（８バイトのＡ０〜Ａ７を含む）が書き込まれる。

本実施形態中、データＡ０〜Ａ７が全て受信された後は、ＣＲＣ計算を開始する必要がない。これに対して、図４中のＣＲＣ−Ａに示すように、データＡ０〜Ａ７の一部が受信された後は、ＣＲＣ計算が開始されることができる。ＣＲＣ計算ＣＲＣ−Ａが終了した後、ＣＲＣ計算ＣＲＣ−Ａの結果がＣＲＣバスＣＲＣ＜１：０＞を経由して主制御回路に戻され、エラー検査を実行する。

同様に、書き込み命令Ｗ−Ｂの発行から数サイクル後、データＢ０〜Ｂ７が主制御回路によりデータバスＤＱ＜７：０＞を経由してメモリーに伝送される。データＢ０〜Ｂ７が完全に受信された後、書き込み命令Ｗ−Ｂが実行されてメモリーにデータＤ−Ｂ（８バイトのＢ０〜Ｂ７を含む）が書き込まれる。

同様に、本実施形態中、データＢ０〜Ｂ７が全て受信された後は、ＣＲＣ計算を開始する必要がない。これに対して、図４中のＣＲＣ−Ｂに示すように、データＢ０〜Ｂ７の一部が受信された後は、ＣＲＣ計算が開始されることができる。ＣＲＣ計算ＣＲＣ−Ｂが終了した後、ＣＲＣ計算ＣＲＣ−Ｂの結果がＣＲＣバスＣＲＣ＜１：０＞を経由して主制御回路に戻され、エラー検査を実行する。

数サイクル後、メモリー中の内部データＤ−Ｃが読み取り命令Ｒ−Ｃに応じて読み出される。８バイトのＣ０〜Ｃ７は、データＤ−Ｃに含まれる。

内部データＤ−Ｃが読み出される時、図４中のＣＲＣ−Ｃに示すように、ＣＲＣ計算がデータＤ−Ｃに即座に実行される。

データＤ−Ｃが出力されることになっている時、数バイト（例えば、Ｃ２およびＣ３）がＣＲＣバスＣＲＣ＜１：０＞に置かれ、その他のバイト（例えばＣ０〜Ｃ１およびＣ４〜Ｃ７）がデータバスＤＱ＜７：０＞に置かれる。留意すべきことは、データＤ−ＣのＣＲＣ計算ＣＲＣ−Ｃの結果がＣＲＣバスＣＲＣ＜１：０＞の代わりにデータバスＤＱ＜７：０＞に置かれることである。

このように、データＤ−Ａ，Ｄ−Ｂがメモリーに完全に書き込まれ、データＤ−Ｃがメモリーから読み取られ、ＣＲＣ結果ＣＲＣ−Ａ，ＣＲＣ−Ｂ，ＣＲＣ−Ｃが主制御回路に戻される。

たとえ第３実施形態中の命令が書き込み-書き込み-読み取り（write-write-read）命令の順序であっても、書き込み-読み取り-書き込み（write-read-write)の順序のように、類似する方法中、第３実施形態を修正した命令にどのように適用するかは、当業者であれば、上記説明から分かることである。

本発明の実施形態は、高速かつ大容量の複数のメモリー（例えば、ＤＤＲ４）に適用し、快速かつ重要なデータ伝送の要求に合わせることができる。

以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

従来技術に係るメモリーアクセスの配列を示すタイミング説明図である。 本発明の実施形態に係るメモリーアクセスの配列を示すタイミング説明図である。 本発明の第２実施形態に係る読み書きメモリーアクセスの配列を示すタイミング説明図である。 本発明の第３実施形態に係る読み書きメモリーアクセスの配列を示すタイミング説明図である。

符号の説明

Ｒ−Ａ，Ｒ−Ｂ，Ｒ−Ｃ 読み取り命令
Ｄ−Ａ，Ａ０〜Ａ７，Ｄ−Ｂ，Ｂ０〜Ｂ７，Ｄ−Ｃ，Ｃ０〜Ｃ７ データ
ＣＲＣ−ＡＢ，ＣＲＣ−Ａ，ＣＲＣ−Ｂ，ＣＲＣ−Ｃ ＣＲＣ計算
Ｗ−Ａ，Ｗ−Ｂ，Ｗ−Ｃ 書き込み命令

Claims (13)

1. メモリーに第１読み取り命令を発行することと；
   前記第１読み取り命令に応じて前記メモリーから第１読み取りデータを読み出すことと；
   前記第１読み取りデータにエラー検査計算を実行して第１エラー検査結果を得ることと；
   前記第１読み取りデータの一部をデータバスを経由して伝送するとともに、前記第１読み取りデータの他の部分をエラー検査バスを経由して伝送することと；
   前記第１エラー検査結果を前記データバスを経由して伝送することと
   を含むメモリーアクセス制御方法。
2. 更に：
   前記第１読み取り命令が発行された後、前記メモリーに第２読み取り命令を発行することと；
   前記第２読み取り命令に応じて前記メモリーから第２読み取りデータを読み出すことと；
   前記第２読み取りデータにエラー検査計算を実行して第２エラー検査結果を得ることと；
   前記第２読み取りデータの一部を前記データバスを経由して伝送するとともに、前記第２読み取りデータの他の部分を前記エラー検査バスを経由して伝送することと；
   前記第２エラー検査結果を前記データバスを経由して伝送することと
   を含む請求項１記載の方法。
3. 更に：
   前記第１読み取り命令が発行された後、前記メモリーに第１書き込み命令を発行することと；
   前記データバスを経由して前記メモリーに前記第１書き込み命令に関連する第１書き込みデータを伝送することと；
   前記第１書き込みデータにエラー検査計算を実行して第２エラー検査結果を得ることと；
   前記エラー検査バスを経由して前記第２エラー検査結果を伝送することと
   を含む請求項１記載の方法。
4. 更に：
   前記第１書き込み命令が発行された後、前記メモリーに第２書き込み命令を発行することと；
   前記データバスを経由して前記メモリーに前記第２書き込み命令に関連する第２書き込みデータを伝送することと；
   前記第２書き込みデータにエラー検査計算を実行して第３エラー検査結果を得ることと；
   前記エラー検査バスを経由して前記第３エラー検査結果を伝送することと
   を含む請求項３記載の方法。
5. 前記エラー検査計算が巡回冗長検査（ＣＲＣ）である請求項１記載の方法。
6. 前記エラー検査計算がＣＲＣである請求項２記載の方法。
7. 前記エラー検査計算がＣＲＣである請求項３記載の方法。
8. 前記エラー検査計算がＣＲＣである請求項４記載の方法。
9. メモリーに第１読み取り命令および第２読み取り命令を発行することと；
   前記第１読み取り命令に応じて前記メモリーから第１読み取りデータを読み出すことと；
   前記第１読み取りデータに巡回冗長検査（ＣＲＣ）を実行して第１ＣＲＣ結果を得ることと；
   前記第２読み取り命令に応じて前記メモリーから第２読み取りデータを読み出すことと；
   前記第２読み取りデータにＣＲＣを実行して第２ＣＲＣ結果を得ることと；
   データバスを経由して前記第１読み取りデータの一部を伝送するとともに、ＣＲＣバスを経由して前記第１読み取りデータのその他の部分を伝送することと；
   前記データバスを経由して前記第１ＣＲＣ結果を伝送することと；
   データバスを経由して前記第２読み取りデータの一部を伝送するとともに、ＣＲＣバスを経由して前記第２読み取りデータのその他の部分を伝送することと；
   前記データバスを経由して前記第２ＣＲＣ結果を伝送することと
   を含むメモリーアクセス制御方法。
10. メモリーに第１書き込み命令および第１読み取り命令を発行することと；
    データバスを経由し前記メモリーに前記第１書き込み命令に関連する第１書き込みデータを伝送することと；
    前記第１書き込みデータにエラー検査計算を実行して第１エラー検査結果を得ることと；
    エラー検査バスを経由して前記第１エラー検査結果を伝送することと；
    前記第１読み取り命令に応じて前記メモリーから読み取りデータを読み出すことと；
    前記第１読み取りデータにエラー検査計算を実行して第２エラー検査結果を得ることと；
    前記データバスを経由して前記第１読み取りデータの一部を伝送するとともに、前記エラー検査バスを経由して前記第１読み取りデータのその他の部分を伝送することと；
    前記データバスを経由して前記第２エラー検査結果を伝送することと
    を含むメモリーアクセス制御方法。
11. 更に：
    第２書き込み命令を前記メモリーに発行することと；
    前記データバスを経由し前記メモリーに前記第２書き込み命令に関連する第２書き込みデータを伝送することと；
    前記第２書き込みデータにエラー検査計算を実行して第３エラー検査結果を得ることと；
    前記エラー検査バスを経由して前記第３エラー検査結果を伝送することと
    を含む請求項１０記載の方法。
12. 前記エラー検査計算がＣＲＣである請求項１０記載の方法。
13. 前記エラー検査計算がＣＲＣである請求項１１記載の方法。

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