TWI326413B - Control method for memory access - Google Patents

Description

1326413 95240 22831twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體存取控制方法，且特別是 有關於一種利用循環冗餘檢查（cyclic redundancy check， CRC)來提高錯誤檢查能力的記憶體存取控制方法。 【先前技術】 在通訊糸統或電腦糸統中’可利用循環冗餘檢查

(cyclic redundancy check，CRC)來提高錯誤檢查能力。在 資料傳輸或資料儲存後，CRC可用於檢查在資料傳輸過程 中是否發生錯誤。在資料傳輸過程中，收/發雙方都需要進 行CRC運算，然後由某一方比對雙方所算出的CRC結果， 即可得知所接收到的資料是否有錯誤。 請參考圖1，其顯示將CRC_16應用於電腦系統之記 ，體存取控制之習知技術。在此，以系統時脈為8〇〇MHz， 育料匯流排DQ<7 : 〇>為8位元，而CRC匯流排CRC<1 : 〇>為2位元為例說明。應用CRC_16時，所得到的crc結 果為16位元。 如圖1所示 土役1：路(如CPU)發出讀取指令R_A與 R-B給記憶體。回應於此讀取指令R_A與r_b，經過數個 周期後’記憶體取出内部資料D A與D B，在此，，内 料”代表資料尚未玫至:#料匯流排DQ<7 : Q>。資料 元組A〇〜A7，資料M包含8個位元組 i心控制态會根據内部資料D_A與D_B做CRC 連具 CRC-AB。 4 1326413 95240 2283 ltwf.doc/n 當記憶體要輸出資料D-A與D-B時，某些位元纟且(比 如A3與B3)會放置於CRC匯流排CRCcl : 〇>上，而其他 的位元組則放置於資料匯流排DQ<7 : 0>上。請注意，在 圖1中，A0與A1間的空白格代表此時資料匯流排dq<7: 〇>上沒有資料在傳輸。 當開始將資料透過資料匯流排DQ<7 : 0>送出時，即 可開始進行CRC運算CRC-AB。如圖1所示，等到CRC 運算CRC-AB完成後’即可透過CRC匯流排CRC<1 : 0> 傳送CRC運算結果CRC-AB。 如此’可完成從記憶體讀出資料D-A與D-B，並將 CRC結果輸出給主控電路。 然而，此種習知技術之缺點在於：（丨)硬體架構複雜， 電路面積高且消耗功率高；（2)兩個讀取指令間的延遲 (tCCD latency)很緊湊(tight)，比如為丨义仍，導致設計不 易，（3)從發出讀取指令到資料從記憶體輸出間的時間延遲 過長，（4)在計算CRC過程中，需暫存資料a與資料b， 更增加设计困難度；（5)CRC的運算需在很短時間（以圖i 為例，1.25ns)内完成，不易實現。 較好能有一種記憶體存取控制方法，其可改善上述習 知技術之缺點。 【發明内容】 、本發明提供一種記憶體存取控制方法，於記憶體讀取 ，私中:循壤冗餘檢查(cyclic redundancy check，CRQ運 t、·。果是透過資料匯流排送出，而一部份的讀出資料則透 5 1326413 95240 22831twf.doc/n 過crc m流排送出。於記憶體寫入過程中，資料透過資料 匯流排上接收而騎應的CRC結糊& CRC匯流排上送 出0 〜本發明提供-觀㈣存取㈣枝，在進行CRC 運^，不舄要同時保留住兩筆或多筆資料，只 留正在進行CRC運算的該筆資料即可。 、”

一本發明提供一種記憶體存取控制方法，包括：發出第 -讀取指令至-記憶體；_於第—讀取齡，從^憶體 ，取出第項取資料’執行第_讀取資料之運算，以 得到第- CRC結果；透過資料g流排傳輸此第—讀取資料 之某-部份與透過CRC匯流排傳輸此第_讀取資料之剩 餘部份；以及透過資料_排倾第—CRC結果。 4夕’本發明也提供—種記㈣存取㈣方法，包 ^發出第-讀取指令與第二讀取指令至記憶體；回岸、於 ::讀：指令’從記憶體擷取出第-讀取資料；執行；二 :取育料之CRC運算，,χ.卜第—哪結果；回岸於 指令，從記憶體錄出第二讀取資料；執行第二 料之，運算’以得到第二CRC結果；透過資料 准傳輪第-項取資料之—部份並透過CRC匿流排傳 =-讀取資料之其他部份；透過資料匯流排傳輸第^ =結果；透過資料匯流排傳輸第二讀取資料之—部份並 =C RC ^流排傳輸第二讀取資料之其他部份；以及透過 育料匯流排傳輸第二CRC結果。 6 1326413 95240 22831twf.doc/n 此外’本發明更提供-種記憶體存取㈣ 括：發出第-寫人指令與第1取指令至峨體；^ 料匯流排傳运有關於第-寫人指令之第—寫 憶體；執行第-寫人⑽之CRC運算，以得到^; 結果；透過CRC S流排傳輸第一 CRC結果；回應於= 咳取才a令’《#憶體擷取出第—讀取資料；執 一士 資料之CRC：運算，以㈣f二CRC絲；料資料$

排傳輸第-讀取資料之某—部份與麵咖匯流^ 第-讀取資料之剩餘部份；以及透過資料匯流排傳輪^ CRC結果。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉較佳實施例，並配合所關式，作詳細說明如下。、 【實施方式】

在本發明中，於記憶體讀取過程中，CRC結果是在資 料匯流排上送出而有部份的讀出資料則在CRC匯流排上 送出。於記憶體寫入過程中，資料在資料匯流排上接收而 fRC結果則由CRC匯流排上送出。此外，在進行CRC運 异時，不需要如習知技術般同時保留住兩筆或多筆資料， 只要暫時保留正在進行CRC運算的該筆資料即可。 第一實施例：先讀後讀(read to read) 800MHz， ±請參考圖2，其顯示根據本發明第一實施例之記憶體 項取控制之時序示意圖。在此，以系統時脈為 7 1326413 95240 2283 ltwfdoc/n 資料匯流排DQ<7 : 0>為8位元，而CRC匯流排CRC<1 : 0>為2位元為例說明，CRC運算則以CRC-16為例說明（所 得到的CRC結果為16位元）。當然，本實施例並不受限於 此。比如’本實施例亦可應用其他的CRC技術，如CRC-32 等，以更加提高錯誤檢查能力。 如圖2所示，主控電路(如CPU)發出讀取指令r_a與 R-B給&己憶體。回應於此§買取指令r_A與R-B，經過數個 周期後，記憶體先後取出内部資料D-A與D-B，在此，，内 部資料”代表資料尚未放至資料匯流排DQ<7 : 〇>。資料 D-A包含8個位元組A0〜A7，資料D-B包含8個位元組 Β0〜Β7ο

當取出資料D-A後’即可儘快針對資料D-A進行CRC 運算’如圖2所示的CRC-A。同樣地，當取出資料D_B 後’即可儘快針對資料D-B進行CRC運算，如圖2所示 的 CRC-B。 當要輸出資料D-A時’某些位元組（比如A2與A3)會 放置於CRC匯流排CRC<1 . 〇>上，而其他的位元組（比如， A0〜A1與A4〜A7)則放置於資料匯流排DQ<7 : 〇>上。請 注意，在此實施例中，資料D-A的CRC運算結果CRC-A 乃是放置於資料匯流排DQ<7 : 〇>上，而不是放置於crc 匯流排CRC<1 : 0>上。 同樣地’當要輸出資料D-B時，某些位元組（比如B2 與B3)會放置於CRC匯流排CRC<1 : 0>上，而其他的位 元組(比如’ B0-B1與B4〜B7)則玫置於資料匯流排dq<7 : 8 1326413 95240 2283 ltwf.doc/n 0>上。同樣地’資料D-B的CRC運算結果CRC-B乃放置 於資料匯流排DQ<7 : 〇>上，而不是放置於CRC匯流排 CRC<1 : 0>上。 • 如此’可完成從記憶體讀出資料D-A與D-B，並將 , CRC結果輸出給主控電路。 雖然第一實施例中的指令順序為讀-讀，不過習知此技 者可從上述描述得知該如何將第一實施例變化以應用至讀 % -讀-讀等其他類似的指令順序。 第二實施例：先讀後寫(read to write) 士请參考圖3，其顯示根據本發明第二實施例之記憶體 先項後寫控制之時序示意圖。在此，以系統時脈為 800MHz ’資料匯流排Dq<7 · 〇>為8位元，而CRC匯流

排CRC<1 : 0>為2位元為例說明，CRC運算則以CRC-16 為例說明(所得_ CRC結果為16位元）。當然，本實施 • ^亚不党限於此。比如，本實施例亦可應用其他的CRC 技術，如CRC-32等，以更力〇提高錯誤檢查能力。 . 、如圖3所示，主控電路(如cpu)發出讀取指令R_A， • X及以指令W_B與W_C給記憶體。回應於此讀取指令 -A ’經過數個周期後，記憶體會取出内部資料 料D-A包含8個位元組a〇〜A7。 、 當取出資料D-A後，即可儘快針對資料D_A進行哪 連异，如圖3所示的CRC-A。 备要輸出資料D-Αβ夺’某些位元組(比如八2與會 9 1326413 95240 22831twf.doc/n 放置於CRC匯流排CRC<1:0>上，而其他的位元組（比如， AO〜A1與A4〜A7)則放置於資料匯流排DQ<7 : 0>上。請 注意’在此實施例中，資料D-A的CRC運算結果CRC-A 乃是放置於資料匯流排DQ<7 : 〇>上，而不是放置於CRC 匯流排CRC<1 : 0>上。 在主控電路發出寫入指令W-B後，在幾個周期後，主 控電路將資料B0-B7透過資料匯流排DQ<7 : 0>而傳送至 圮憶體。等到資料BO〜B7接收完後，即可執行寫入指令 ’將資料d_B(其包括8個位元組B0〜B7)寫入至記愤 體。 ~ 在本實施例中，未必要等到資料B〇〜B7全都接收到才 月t*開始進行CRC運算。甚至’可在接收到資料B〇〜B7的 —部份後，即可開始進行CRC運算，如圖3所示的 CjlC-B。等到CRC運算CRC_B完成後，即可透過cRC匯 流排CRC<1 : 〇>將CRC運算CRC_B回傳給主控電路，以 進行錯誤檢查〇 Μ ^同樣地，在主控電路發出寫入指令w_c後，在幾個周 』後’主控電路將資料C〇〜C7透過資料匯流排dq<7 : 〇> ，傳送至記憶體。等到資料以)〜C7全部接收完後，即可執 ^寫入指令W_C ’將資料D_C(其包括8個位元組C0〜C7) 罵入至記憶體。 在本實施例中，未必要等到資料CO〜C7全都接收到才 ^開始進行CRC運算。甚至，可在接收到資料⑶〜的 一部份後，即可開始進行CRC運算，如圖3所示的 1326413 95240 22831twf.doc/n CRC-C。等到CRC運算CRC-C完成後，即可透過CRC匯 流排CRC<1 : 〇>將CRC運算CRC-C回傳給主控電路，以 進行錯誤檢查。 如此，可完成從記憶體讀出資料D-A並將資料D-B 與D-C寫入至記憶體，以及將CRC結果(crc_a，CRC-B 與CRC-C)回傳給主控電路。 雖然第二實施例顯示的指令順序為讀_寫_寫，不過習 知此技者可從上述描述得知如何將第二實施例變化以應用 於言買-寫-讀或其他類似的指令順序。 第二實施例：先寫後讀(write to read) 。月參考圖4，其顯示根據本發明第三實施例之記憶體 之先寫後讀控制之時序示意圖。在此，以系統時脈為 800MHz ’資料匯流排DQ<7 : 〇>為8位元，而CRC匯流 排CRC<1 : 0>為2位元為例說明，CRC運算則以CRC-16 為例說明(所得到的CRC結果為16位元）。當然，本實施 例並不叉限於此。比如，本實施例亦可應用其他的 技術，如CRC-32等，以更加提高錯誤檢查能力。 如圖4所示，主控電路(如CPU)發出寫入指令W_A盥 W-B，以及讀取指令R_c給記憶體。 “在主控電路發出寫入指令W_A後，在幾個周期後，主 控電路將資料AG〜A7透過資龍流排DQ<7 : Q>而傳送至 =憶體。等到資料AG〜A7接收完後，即可執行寫入指令 -A，將資料D-A(其包括8個位元組A〇〜A7)寫入至記憶 1326413 95240 22831tw£doc/n 在本實施例中，未必要等到資料A〇〜A7全都接收到才 能開始進行CRC運算。甚至，可在接收到資料A〇〜A7的 ♦ 一部份後，即可開始進行CRC運算，如圖4所示的 • CRC_A。等到CRC運算CRC-A完成後，即可透過CRC 匯流排CRC<1 : 〇>將CRC運算CRC_A回傳給主控電路， 以進行錯誤檢查。 • 同樣地，在主控電路發出寫入指令W-B後，在幾個周 期後，主控電路將資料B0〜B7透過資料匯流排1)(3<7: 〇> 而傳送至§己憶體。等到資料B0〜B7全部接收完後，即可執 行寫入指令W-B，將資料D-B(其包括8個位元組B〇〜B7) 寫入至記憶體。 同樣地，在本實施例中，未必要等到資料B〇〜B7全都 接收到才能開始進行CRC運算。甚至，可在接收到資料 B0〜B7的一部份後，即可開始進行CRC運算，如圖4所 _ 示的CRC-B。等到CRC運算CRC七完成後，即可透過 CRC匯流排CRC<l:〇, CRC運算CRC-B回傳給主控雷 . 路’以進行錯誤檢查。 . 回應於此讀取指令R-c，經過數個周期後，記憶體會 取出内部資料D-C。資料D-C包含8個位元組 C0〜C7 ° 當得到内部資料D-C後’即可儘快針對資料d-C進行 CRC運算’如圖4所示的CRC-C。 當要輸出資料D-C時，某些位元組（比如C2與C3)會 放置於CRC匯流排CRC<1: 0>上，而其他的位元組（比如， 12 1326413 95240 2283 ltwf.doc/n CO〜Cl與C4-C7)則放置於資料匯流排Dq<7 : 〇>上。請注 意，在此實施例中，資料D-C的CRC運算結果CROC乃 是放置於資料匯流排DQ<7 : (^上，❿不是放置於CRC匯 流排CRC<1 : 0>上〇 如此’可完成將資料D-A與D-B寫入至記憶體及從記 fe體a貝出資料D-C，以及將crc結果(CRC-A，CRC-B與 CRC-C)回傳給主控電路。

雖然第三實施例顯示的指令順序為寫-寫-讀 ，不過習 知此技★者可從上述描述得知如何將第三實施例變化以應用 於寫-讀-寫或其他類似的指令順序。 矣丁、上述所述，本發明數個實施例之優點在於：（丨)硬體 架構較不_ ’電路面積減小且雜功轉低；（2)兩個指 令間的延遲(tCCD latency)較為缓和（relaxed)，比如為

2.5nSA’設計較容易；（3)在計算CRC過程中，不需同時暫 存數筆資料’設相難度降低；（4)CRC的可允許運算時間 心長(以圖2為例，U75ns)，較易實現；（5)仍有很高的錯 本發明實施例可應用於高速/大資料量之記憶體（比 ’ DDR4)中’以同時符合高速與大資料傳輸量的要求。 雖然本發明已啸佳實關揭露如上，雜並非用以 :本發明，任何所屬技術領域中具有通常知識者，在不 本發明之精神和制内，當可作些許之更動與潤錦， 為^本發明之轉範®當視㈣之中請專職圍所界定者 13 1326413 95240 22831twf.doc/n 【圖式簡單說明】 圖1顯示根據習知技術之記憶體讀取控制之時序示意 圖。 圖2顯示根據本發明一實施例之記憶體讀取控制之時 序示意圖。 圖3顯示根據本發明第二實施例之記憶體之先讀後寫 控制之時序示意圖。 圖4顯示根據本發明第三實施例之記憶體之先寫後讀 控制之時序示意圖。 【主要元件符號說明】 R-A、R-B、R-C :讀取指令 D-A、A0〜A7、D-B、B0~B7、D-C、C0〜C7 :資料 CRC-AB、CRC-A、CRC-B、CRC-C : CRC 運算 W-A、W-B、W-C :寫入指令

Claims (1)

1326413 95240 2283 ltwf.doc/n 十、申請專利範圍： 1. 一種記憶體存取控制方法，包括： 發出一第一讀取指令至一記憶體； 回應於該第一讀取指令，從該記憶體擷取出一第一讀 取資料； * 執行該第一讀取資料之錯誤檢查運算，以得到一第一 錯誤檢查結果； 透過一資料匯流排傳輸該第一讀取資料之一部份與 * 透過一錯誤檢查匯流排傳輸該第一讀取資料之其他部份； 以及 透過該資料匯流排傳輸該第一錯誤檢查結果。 2. 如申請專利範圍第1項所述之方法，更包括： 在發出該第一讀取指令後，發出一第二讀取指令至該 記憶體； 回應於該第二讀取指令，從該記憶體擷取出一第二讀 取資料； • 執行該第二讀取資料之錯誤檢查運算，以得到一第二 錯誤檢查結果； ' 透過該資料匯流排傳輸該第二讀取資料之一部份與 • 透過該錯誤檢查匯流排傳輸該第二讀取資料之其他部份； 以及 透過該資料匯流排傳輸該第二錯誤檢查結果。 3. 如申請專利範圍第1項所述之方法，更包括： 在發出該第一讀取指令後，發出一第一寫入指令至該 15 95240 22831twf.doc/n 記憶體； 透過該資料匯流排傳送有關於該第一寫人& 第一寫入資料至該記憶體； ”曰7之一 執行該第一寫入資料之錯誤檢查運算，以 錯誤檢查結果；以及 一 透過遠錯誤檢查匯流排傳輸該第二錯誤檢查龄 4.如申請專利範圍第3項所述之方法，更包括° 。 在發出該第一寫入指令後’發出一第二=人 記憶體； 一…知々至該 透過該資料匯流排傳送有關於該第二寫入指八一 第二寫入資料至該記憶體； 日7之 執打該第二寫入資料之錯誤檢查運算，以得到一 錯誤檢查結果；以及 一 透過該錯誤檢查匯流排傳輸該第三錯誤檢查处果。 =申請專職圍第i項所述之枝，其^錯誤檢 —運异為一循環冗餘檢查(哪如redundancy check，CRC)。 志.•如專職圍第2項所述之方法，其巾該錯誤檢 开為循環几餘檢查(CyCHc redundancy如化，crc)。 7.如ΐ⑽利範圍第3項所述之方法，其中該錯誤檢 —運算為一循環冗餘檢查(cyclic redundancy check，CRC)。 4、i如申％專利範圍第4項所述之方法，其中該錯誤檢 —運开為循環冗餘檢查（cyclic redundancy check，CRC)。 9·一種記憶體存取控制方法，包括： 發出一第-讀取指令與一第二讀取指令至一記憶體； 1326413 回應於該第一讀取指令，從該記憶體擷取出一第一讀 取資料； 執行該第一讀取資料之循環冗餘檢查（cyclic redundancy check ’ CRC) ’ 以得到一第一 CRc 結果； 回應於該第一讀取指令’從該記憶體操取出一第二讀 取資料； 執行該第二讀取資料之CRC，以得到一第二CRC結 果； 透過一資料匯流排傳輸該第一讀取資料之一部份與 透過一 CRC匯流排傳輸該第—讀取資料之其他部份； 透過該資料匯流排傳輪該第一 CRC結果； 透過該資料匯流排傳輪該第二讀取資料之一部份與 透過該CRC匯流排傳輸該第二讀取㈣之其他部份；以及 透過該資料匯流排傳輸該第二CRC結果。 1〇·-種記憶體存取控制方法，包括：

錯誤檢查結果； 透過一錯誤檢查匯流排 回應於該第一讀取指令 取資料； 執行該第一 排傳輸該第一錯誤檢查結果； 令，從該記憶體擷取出一第一讀 5買取資料之錯誤檢查運算，以得到一第二 17 丄JZO砰丄J 95240 2283 ltwf.doc/n 錯誤檢查結果； 透過該資料匯流排傳輸該第 透過該錯誤檢查匯流排傳輸 ^取貝料之—部份與 以及 得抑第—資料之其他部份; 透過該資料匯流排傳輸該第二 H.如申請專利範圍第10項所述之二查:玄包 發出-第二寫入指令至該記憶體；更包括. 第二= 該匯二傳送有關於該第二寫入指令之- 第三 執行該第二寫人資料之錯誤檢查運.算， 錯誤檢查結果；以及 透過該錯誤檢查匯雜傳輸該第三錯誤檢查結果。 12·,如申請專利範㈣1()項所述之方法，其中該錯誤 檢查運算為一循環冗餘檢查(棒redundancy check， CRC)。 13.ί申請專鄕圍第11項所述之方法，其中該錯誤 檢—運开為循環几餘檢查（cyclic redundancy check， CRC)。 18