JP2003256402A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 シングルチップモード動作の際に暴走等の不
具合が発生しても、これを検知してどのような命令を実
行中に不具合が発生したかを容易に特定することができ
るマイクロコンピュータを提供する。 【解決手段】 テスト専用ＲＡＭ２４には、シングルチ
ップモードによる動作中にアドレスバス及びデータバス
上の情報が保存される。ＷＤＴ２５は、内蔵ＲＯＭプロ
グラムによって所定の時間間隔でアンダーフロー状態と
ならないようにカウントを行う。シングルチップモード
による動作中に、ＷＤＴ２５がアンダーフロー状態とな
ると、異常発生と判断してアンダーフロー状態信号を送
出する。クロック制御部３１は、アンダーフロー状態信
号を受けると、テスト専用ＲＡＭへのアドレスバス情報
及びデータバス情報の書き込みを停止させる。
具合が発生しても、これを検知してどのような命令を実
行中に不具合が発生したかを容易に特定することができ
るマイクロコンピュータを提供する。 【解決手段】 テスト専用ＲＡＭ２４には、シングルチ
ップモードによる動作中にアドレスバス及びデータバス
上の情報が保存される。ＷＤＴ２５は、内蔵ＲＯＭプロ
グラムによって所定の時間間隔でアンダーフロー状態と
ならないようにカウントを行う。シングルチップモード
による動作中に、ＷＤＴ２５がアンダーフロー状態とな
ると、異常発生と判断してアンダーフロー状態信号を送
出する。クロック制御部３１は、アンダーフロー状態信
号を受けると、テスト専用ＲＡＭへのアドレスバス情報
及びデータバス情報の書き込みを停止させる。
Description
【０００１】
【発明の属する技術分野】この発明はＲＯＭを内蔵する
マイクロコンピュータに係り、特にＲＯＭに格納された
内蔵プログラムによる動作（シングルチップモード）中
に発生した異常の検証を行うマイクロコンピュータに関
するものである。
マイクロコンピュータに係り、特にＲＯＭに格納された
内蔵プログラムによる動作（シングルチップモード）中
に発生した異常の検証を行うマイクロコンピュータに関
するものである。
【０００２】
【従来の技術】一般に、マイクロコンピュータは、ＲＯ
Ｍ（例えば、マスクＲＯＭ、ＥＰＲＯＭ、又はフラッシ
ュＲＯＭ）をチップ内に設けたものが知られている。こ
の種のマイクロコンピュータには、ＲＯＭに格納された
内蔵ＲＯＭデータ（内蔵プログラム）による動作、所謂
シングルチップモードと、外部メモリに格納されたプロ
グラムによる動作である外部メモリ使用モードとがあ
る。
Ｍ（例えば、マスクＲＯＭ、ＥＰＲＯＭ、又はフラッシ
ュＲＯＭ）をチップ内に設けたものが知られている。こ
の種のマイクロコンピュータには、ＲＯＭに格納された
内蔵ＲＯＭデータ（内蔵プログラム）による動作、所謂
シングルチップモードと、外部メモリに格納されたプロ
グラムによる動作である外部メモリ使用モードとがあ
る。
【０００３】図１１はシングルチップモード時の端子設
定を示す図であり、図１２は外部メモリ使用モード時の
端子設定を示す図である。図において、マイクロコンピ
ュータ１１は、３２個のポート端子を有している。これ
らポート端子は入出力ポートＰＯＲＴ００〜ＰＯＲＴ０
７、ＰＯＲＴ１０〜ＰＯＲＴ１７、ＰＯＲＴ２０〜ＰＯ
ＲＴ２７、及びＰＯＲＴ３０〜ＰＯＲＴ３７として用い
られると共に、データ用端子Ｄ０〜Ｄ１５及びアドレス
用端子Ａ０〜Ａ１５として用いられる。
定を示す図であり、図１２は外部メモリ使用モード時の
端子設定を示す図である。図において、マイクロコンピ
ュータ１１は、３２個のポート端子を有している。これ
らポート端子は入出力ポートＰＯＲＴ００〜ＰＯＲＴ０
７、ＰＯＲＴ１０〜ＰＯＲＴ１７、ＰＯＲＴ２０〜ＰＯ
ＲＴ２７、及びＰＯＲＴ３０〜ＰＯＲＴ３７として用い
られると共に、データ用端子Ｄ０〜Ｄ１５及びアドレス
用端子Ａ０〜Ａ１５として用いられる。
【０００４】つまり、図１１に下線で示すように、シン
グルチップモードの際には、全てのポート端子が、入出
力ポートＰＯＲＴ００〜ＰＯＲＴ０７、ＰＯＲＴ１０〜
ＰＯＲＴ１７、ＰＯＲＴ２０〜ＰＯＲＴ２７、及びＰＯ
ＲＴ３０〜ＰＯＲＴ３７として用いられる。
グルチップモードの際には、全てのポート端子が、入出
力ポートＰＯＲＴ００〜ＰＯＲＴ０７、ＰＯＲＴ１０〜
ＰＯＲＴ１７、ＰＯＲＴ２０〜ＰＯＲＴ２７、及びＰＯ
ＲＴ３０〜ＰＯＲＴ３７として用いられる。
【０００５】一方、外部メモリ使用モードの際には、図
１２に下線で示すように、入出力ポートＰＯＲＴ００〜
ＰＯＲＴ０７が、それぞれデータ用端子Ｄ０〜Ｄ７とし
て用いられる。また、入出力ポートＰＯＲＴ１０〜ＰＯ
ＲＴ１７は、それぞれデータ用端子Ｄ８〜Ｄ１５として
用いられる。さらに、入出力ポートＰＯＲＴ２０〜ＰＯ
ＲＴ２７は、それぞれアドレス用端子Ａ０〜Ａ７として
用いられ、入出力ポートＰＯＲＴ３０〜ＰＯＲＴ３７
は、それぞれアドレス用端子Ａ８〜Ａ１５として用いら
れる。
１２に下線で示すように、入出力ポートＰＯＲＴ００〜
ＰＯＲＴ０７が、それぞれデータ用端子Ｄ０〜Ｄ７とし
て用いられる。また、入出力ポートＰＯＲＴ１０〜ＰＯ
ＲＴ１７は、それぞれデータ用端子Ｄ８〜Ｄ１５として
用いられる。さらに、入出力ポートＰＯＲＴ２０〜ＰＯ
ＲＴ２７は、それぞれアドレス用端子Ａ０〜Ａ７として
用いられ、入出力ポートＰＯＲＴ３０〜ＰＯＲＴ３７
は、それぞれアドレス用端子Ａ８〜Ａ１５として用いら
れる。
【０００６】上述のように、シングルチップモードにお
いては、全てのポート端子が入出力ポートとなり、外部
メモリとの間でデータアクセス動作が発生することがな
い。このため、シングルチップモードで動作中に、マイ
クロコンピュータ１１に暴走等の不具合が発生すると、
どのような命令を実行中に暴走等の不具合が発生したか
を特定することが難しい。つまり、マイクロコンピュー
タ１１に不具合が発生した際、入出力ポートから不具合
を示す特異なデータが出力されていない限り、不具合を
特定することは困難である。
いては、全てのポート端子が入出力ポートとなり、外部
メモリとの間でデータアクセス動作が発生することがな
い。このため、シングルチップモードで動作中に、マイ
クロコンピュータ１１に暴走等の不具合が発生すると、
どのような命令を実行中に暴走等の不具合が発生したか
を特定することが難しい。つまり、マイクロコンピュー
タ１１に不具合が発生した際、入出力ポートから不具合
を示す特異なデータが出力されていない限り、不具合を
特定することは困難である。
【０００７】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、シングルチ
ップモードにおいて暴走等の不具合が発生しても、これ
を検知することができず、この結果、どのような命令を
実行中に不具合が発生したかも特定することが難しいと
いう課題があった。
ュータは以上のように構成されているので、シングルチ
ップモードにおいて暴走等の不具合が発生しても、これ
を検知することができず、この結果、どのような命令を
実行中に不具合が発生したかも特定することが難しいと
いう課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、シングルチップモード動作の際に
暴走等の不具合が発生しても、これを検知してどのよう
な命令を実行中に不具合が発生したかを容易に特定する
ことができるマイクロコンピュータを得ることを目的と
する。
めになされたもので、シングルチップモード動作の際に
暴走等の不具合が発生しても、これを検知してどのよう
な命令を実行中に不具合が発生したかを容易に特定する
ことができるマイクロコンピュータを得ることを目的と
する。
【０００９】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、チップ内に設けられ、シングルチップ
モードにて実行される内蔵プログラムを格納する記憶部
と、内蔵プログラムによる動作中にアドレスバス及びデ
ータバス上のアドレスバス情報及びデータバス情報を逐
次格納するテスト用記憶部と、内蔵プログラムによる動
作に異常を検知すると、異常検知信号を送出する異常検
知手段と、該異常検知手段から異常検知信号を受ける
と、テスト用記憶部への異常発生時以降のアドレスバス
情報及びデータバス情報の格納を停止させる制御手段と
を備えるものである。
コンピュータは、チップ内に設けられ、シングルチップ
モードにて実行される内蔵プログラムを格納する記憶部
と、内蔵プログラムによる動作中にアドレスバス及びデ
ータバス上のアドレスバス情報及びデータバス情報を逐
次格納するテスト用記憶部と、内蔵プログラムによる動
作に異常を検知すると、異常検知信号を送出する異常検
知手段と、該異常検知手段から異常検知信号を受ける
と、テスト用記憶部への異常発生時以降のアドレスバス
情報及びデータバス情報の格納を停止させる制御手段と
を備えるものである。
【００１０】この発明に係るマイクロコンピュータは、
異常検知手段が内蔵プログラムの起動命令に同期して所
定の時間間隔で計数を繰り返すカウンタであり、当該所
定の時間間隔での計数処理にずれが生じると、内蔵プロ
グラムによる動作に異常が発生したものと判定して異常
検知信号を送出するものである。
異常検知手段が内蔵プログラムの起動命令に同期して所
定の時間間隔で計数を繰り返すカウンタであり、当該所
定の時間間隔での計数処理にずれが生じると、内蔵プロ
グラムによる動作に異常が発生したものと判定して異常
検知信号を送出するものである。
【００１１】この発明に係るマイクロコンピュータは、
テスト用記憶部が少なくとも内蔵プログラムの１の命令
を実行した際のアドレスバス情報及びデータバス情報を
格納できる記憶容量を有し、内蔵プログラムによる動作
中に直近のアドレスバス情報及びデータバス情報を逐次
上書きして格納するものである。
テスト用記憶部が少なくとも内蔵プログラムの１の命令
を実行した際のアドレスバス情報及びデータバス情報を
格納できる記憶容量を有し、内蔵プログラムによる動作
中に直近のアドレスバス情報及びデータバス情報を逐次
上書きして格納するものである。
【００１２】この発明に係るマイクロコンピュータは、
テスト用記憶部が内蔵プログラムの異常検知の開始時点
を規定するテストモードエントリ信号を受信すると、ア
ドレスバス情報及びデータバス情報の格納を開始するも
のである。
テスト用記憶部が内蔵プログラムの異常検知の開始時点
を規定するテストモードエントリ信号を受信すると、ア
ドレスバス情報及びデータバス情報の格納を開始するも
のである。
【００１３】この発明に係るマイクロコンピュータは、
チップ外部からテストモードエントリ信号を入力するテ
ストモード設定用端子を備えるものである。
チップ外部からテストモードエントリ信号を入力するテ
ストモード設定用端子を備えるものである。
【００１４】この発明に係るマイクロコンピュータは、
テストモードエントリ信号を設定するテストモード設定
用レジスタを備えるものである。
テストモードエントリ信号を設定するテストモード設定
用レジスタを備えるものである。
【００１５】この発明に係るマイクロコンピュータは、
チップ外部からテストモードエントリ信号を入力するテ
ストモード設定用端子と、該テストモード設定用端子か
ら入力されたテストモードエントリ信号を設定するテス
トモード設定用レジスタとを備えるものである。
チップ外部からテストモードエントリ信号を入力するテ
ストモード設定用端子と、該テストモード設定用端子か
ら入力されたテストモードエントリ信号を設定するテス
トモード設定用レジスタとを備えるものである。
【００１６】この発明に係るマイクロコンピュータは、
テストモードエントリ信号がテスト用記憶部とテストモ
ード設定用レジスタとのいずれにアドレスバス情報及び
データバス情報を格納するかを指定する領域選択情報を
含んでなり、ＣＰＵが領域選択情報に基づいてアドレス
バス情報及びデータバス情報の格納先を決定するもので
ある。
テストモードエントリ信号がテスト用記憶部とテストモ
ード設定用レジスタとのいずれにアドレスバス情報及び
データバス情報を格納するかを指定する領域選択情報を
含んでなり、ＣＰＵが領域選択情報に基づいてアドレス
バス情報及びデータバス情報の格納先を決定するもので
ある。
【００１７】この発明に係るマイクロコンピュータは、
チップ内に設けられ、シングルチップモードにて実行さ
れる内蔵プログラムを格納する記憶部と、内蔵プログラ
ムの異常検知の開始時点を規定するテストモードエント
リ信号を設定するテストモード設定用レジスタと、テス
トモード設定用レジスタにテストモードエントリ信号が
設定されると、内蔵プログラムによる動作中のアドレス
バス及びデータバス上のアドレスバス情報及びデータバ
ス情報を、該テストモード設定用レジスタの未使用領域
に逐次格納させるＣＰＵと、内蔵プログラムによる動作
に異常を検知すると、異常検知信号を送出する異常検知
手段と、該異常検知手段から異常検知信号を受けると、
テスト用記憶部への異常発生時以降のアドレスバス情報
及びデータバス情報の格納を停止させる制御手段とを備
えるものである。
チップ内に設けられ、シングルチップモードにて実行さ
れる内蔵プログラムを格納する記憶部と、内蔵プログラ
ムの異常検知の開始時点を規定するテストモードエント
リ信号を設定するテストモード設定用レジスタと、テス
トモード設定用レジスタにテストモードエントリ信号が
設定されると、内蔵プログラムによる動作中のアドレス
バス及びデータバス上のアドレスバス情報及びデータバ
ス情報を、該テストモード設定用レジスタの未使用領域
に逐次格納させるＣＰＵと、内蔵プログラムによる動作
に異常を検知すると、異常検知信号を送出する異常検知
手段と、該異常検知手段から異常検知信号を受けると、
テスト用記憶部への異常発生時以降のアドレスバス情報
及びデータバス情報の格納を停止させる制御手段とを備
えるものである。
【００１８】この発明に係るマイクロコンピュータは、
ＣＰＵがテストモード設定用レジスタにテストモードエ
ントリ信号が設定されて内蔵プログラムの異常検知が開
始されると、テストモード設定用レジスタの全メモリ領
域に、内蔵プログラムによる動作中のアドレスバス及び
データバス上のアドレスバス情報及びデータバス情報を
逐次格納させるものである。
ＣＰＵがテストモード設定用レジスタにテストモードエ
ントリ信号が設定されて内蔵プログラムの異常検知が開
始されると、テストモード設定用レジスタの全メモリ領
域に、内蔵プログラムによる動作中のアドレスバス及び
データバス上のアドレスバス情報及びデータバス情報を
逐次格納させるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示す図である。図におい
て、２１は中央演算処理装置（ＣＰＵ）であって、アド
レスバス及びデータバス２１ａによって、ＲＯＭ２２、
ＲＡＭ２３及びテスト専用ＲＡＭ２４と接続している。
２２はマスクＲＯＭなどのＲＯＭ（記憶部）で、シング
ルチップモード動作の際にＣＰＵ２１に実行される内蔵
ＲＯＭプログラム（内蔵プログラム）が格納される。２
３はＲＡＭであって、動作中に発生するデータなどを適
宜格納する。２４はテスト専用ＲＡＭ（テスト用記憶
部）で、例えば６４バイト程度の少なくとも内蔵プログ
ラムの１の命令を実行した際のアドレスバス情報及びデ
ータバス情報を格納できるメモリ容量を有している。ま
た、テスト専用ＲＡＭ２４には、内部クロックに同期し
てアドレスバス及びデータバス２１ａ上の情報（アドレ
スバス情報及びデータバス情報）が書き込まれる。そし
て、テスト専用ＲＡＭ２４のメモリ容量分（例えば、６
４バイト）の情報が書き込まれると、テスト専用ＲＡＭ
２４には情報が順次上書きされて格納される。つまり、
テスト専用ＲＡＭ２４には、メモリ容量（例えば、６４
バイト）毎にアドレスバス及びデータバスの状態がアド
レスバス情報及びデータバス情報として書き込まれるこ
とになる。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示す図である。図におい
て、２１は中央演算処理装置（ＣＰＵ）であって、アド
レスバス及びデータバス２１ａによって、ＲＯＭ２２、
ＲＡＭ２３及びテスト専用ＲＡＭ２４と接続している。
２２はマスクＲＯＭなどのＲＯＭ（記憶部）で、シング
ルチップモード動作の際にＣＰＵ２１に実行される内蔵
ＲＯＭプログラム（内蔵プログラム）が格納される。２
３はＲＡＭであって、動作中に発生するデータなどを適
宜格納する。２４はテスト専用ＲＡＭ（テスト用記憶
部）で、例えば６４バイト程度の少なくとも内蔵プログ
ラムの１の命令を実行した際のアドレスバス情報及びデ
ータバス情報を格納できるメモリ容量を有している。ま
た、テスト専用ＲＡＭ２４には、内部クロックに同期し
てアドレスバス及びデータバス２１ａ上の情報（アドレ
スバス情報及びデータバス情報）が書き込まれる。そし
て、テスト専用ＲＡＭ２４のメモリ容量分（例えば、６
４バイト）の情報が書き込まれると、テスト専用ＲＡＭ
２４には情報が順次上書きされて格納される。つまり、
テスト専用ＲＡＭ２４には、メモリ容量（例えば、６４
バイト）毎にアドレスバス及びデータバスの状態がアド
レスバス情報及びデータバス情報として書き込まれるこ
とになる。
【００２０】２５はウォッチドッグタイマ（ＷＤＴ：異
常検知手段、カウンタ）であって、クロック制御部（制
御手段）３１を介してテスト専用ＲＡＭ２４に接続され
る。また、ＷＤＴ２５は、所定の時間間隔で内蔵ＲＯＭ
プログラムによって起動がかけられ、予め設定されたカ
ウント値からカウントダウンを行ってゼロとなると、ア
ンダーフロー状態となってカウントを停止する。ここで
は、ＷＤＴ２５のカウント値がゼロ、即ちアンダーフロ
ー状態となる前に、テスト専用ＲＡＭ２４にアドレスバ
ス及びデータバス２１ａ上の直近の情報が上書きされ、
ＷＤＴ２５に再び起動がかけられるようにする。これに
よって、内蔵ＲＯＭプログラムによる起動命令が、所定
の時間間隔で行われている間は、ＷＤＴ２５がアンダー
フロー状態になることはない。つまり、内蔵ＲＯＭプロ
グラムに異常が生じて起動命令が所定の時間間隔で発生
しなかった場合、アンダーフロー状態となる。このと
き、ＷＤＴ２５は、アンダーフロー状態信号（ＷＤＴＵ
ＤＦ、異常検知信号）を出力する。
常検知手段、カウンタ）であって、クロック制御部（制
御手段）３１を介してテスト専用ＲＡＭ２４に接続され
る。また、ＷＤＴ２５は、所定の時間間隔で内蔵ＲＯＭ
プログラムによって起動がかけられ、予め設定されたカ
ウント値からカウントダウンを行ってゼロとなると、ア
ンダーフロー状態となってカウントを停止する。ここで
は、ＷＤＴ２５のカウント値がゼロ、即ちアンダーフロ
ー状態となる前に、テスト専用ＲＡＭ２４にアドレスバ
ス及びデータバス２１ａ上の直近の情報が上書きされ、
ＷＤＴ２５に再び起動がかけられるようにする。これに
よって、内蔵ＲＯＭプログラムによる起動命令が、所定
の時間間隔で行われている間は、ＷＤＴ２５がアンダー
フロー状態になることはない。つまり、内蔵ＲＯＭプロ
グラムに異常が生じて起動命令が所定の時間間隔で発生
しなかった場合、アンダーフロー状態となる。このと
き、ＷＤＴ２５は、アンダーフロー状態信号（ＷＤＴＵ
ＤＦ、異常検知信号）を出力する。
【００２１】次に動作について説明する。内蔵ＲＯＭプ
ログラムによる動作（シングルチップモード）中に、テ
スト専用ＲＡＭ２４には、書き込みクロックＣＬＫ
０’，ＣＬＫ１’に応じてアドレスバス及びデータバス
２４ａ上の情報（アドレスバス情報及びデータバス情
報）が書き込まれる。内蔵ＲＯＭプログラムには、上述
したように所定の時間間隔でＷＤＴ２５に起動命令を送
出する機能が備えられている。この起動命令によって、
ＷＤＴ２５は、上述のようにして起動・リセットを繰り
返す。
ログラムによる動作（シングルチップモード）中に、テ
スト専用ＲＡＭ２４には、書き込みクロックＣＬＫ
０’，ＣＬＫ１’に応じてアドレスバス及びデータバス
２４ａ上の情報（アドレスバス情報及びデータバス情
報）が書き込まれる。内蔵ＲＯＭプログラムには、上述
したように所定の時間間隔でＷＤＴ２５に起動命令を送
出する機能が備えられている。この起動命令によって、
ＷＤＴ２５は、上述のようにして起動・リセットを繰り
返す。
【００２２】図２は図１中のテスト専用ＲＡＭの構成を
示す図である。図に示すように、テスト専用ＲＡＭ２４
は、ＲＡＭ部２４ａ、インバータ２４ｂ，２４ｃ及びス
イッチ２４ｄ，２４ｅを有している。そして、図１に示
すクロック制御部（制御手段）３１から書き込みクロッ
クＣＬＫ０’，ＣＬＫ１’がテスト専用ＲＡＭ２４に与
えられる。
示す図である。図に示すように、テスト専用ＲＡＭ２４
は、ＲＡＭ部２４ａ、インバータ２４ｂ，２４ｃ及びス
イッチ２４ｄ，２４ｅを有している。そして、図１に示
すクロック制御部（制御手段）３１から書き込みクロッ
クＣＬＫ０’，ＣＬＫ１’がテスト専用ＲＡＭ２４に与
えられる。
【００２３】図３は内部クロックの一例を示す図であ
り、（ａ）はクロックＣＬＫ０を示す図、（ｂ）はクロ
ックＣＬＫ１を示す図である。図に示すように、クロッ
ク制御部３１には、図３（ａ）及び（ｂ）に示す内部ク
ロックＣＬＫ０，ＣＬＫ１が与えられると共に、上述し
たＷＤＴＵＤＦが与えられ、書き込みクロックＣＬＫ
０’，ＣＬＫ１’を出力する。インバータ２４ｂ，２４
ｃには、それぞれ書き込みクロックＣＬＫ０’，ＣＬＫ
１’が与えられる。これによって、スイッチ２４ｄ，２
４ｅは、書き込みクロックＣＬＫ０’，ＣＬＫ１’に応
じてアドレスバス上のアドレスやデータバス上のデータ
を取り込み、ＲＡＭ部２４ａにアドレスバス情報及びデ
ータバス情報が書き込まれる。
り、（ａ）はクロックＣＬＫ０を示す図、（ｂ）はクロ
ックＣＬＫ１を示す図である。図に示すように、クロッ
ク制御部３１には、図３（ａ）及び（ｂ）に示す内部ク
ロックＣＬＫ０，ＣＬＫ１が与えられると共に、上述し
たＷＤＴＵＤＦが与えられ、書き込みクロックＣＬＫ
０’，ＣＬＫ１’を出力する。インバータ２４ｂ，２４
ｃには、それぞれ書き込みクロックＣＬＫ０’，ＣＬＫ
１’が与えられる。これによって、スイッチ２４ｄ，２
４ｅは、書き込みクロックＣＬＫ０’，ＣＬＫ１’に応
じてアドレスバス上のアドレスやデータバス上のデータ
を取り込み、ＲＡＭ部２４ａにアドレスバス情報及びデ
ータバス情報が書き込まれる。
【００２４】図４は図１中のクロック制御部の構成を示
す図である。図に示すように、クロック制御部３１は、
ＮＡＮＤゲート３１ａ，３１ｂとインバータ３２ａ，３
２ｂを有している。内蔵ＲＯＭプログラムによる動作が
正常であれば、内蔵ＲＯＭプログラムによって所定の時
間間隔で起動命令が送出される。この結果、ＷＤＴ２５
はアンダーフロー状態とならず、ＷＤＴ２５はＷＤＴＵ
ＤＦを送出しない。
す図である。図に示すように、クロック制御部３１は、
ＮＡＮＤゲート３１ａ，３１ｂとインバータ３２ａ，３
２ｂを有している。内蔵ＲＯＭプログラムによる動作が
正常であれば、内蔵ＲＯＭプログラムによって所定の時
間間隔で起動命令が送出される。この結果、ＷＤＴ２５
はアンダーフロー状態とならず、ＷＤＴ２５はＷＤＴＵ
ＤＦを送出しない。
【００２５】図５はクロック制御部による制御を説明す
る説明図であり、（ａ）はアンダーフロー状態信号（Ｗ
ＤＴＵＤＦ）を示し、（ｂ）は書き込みクロックＣＬＫ
０’を示し、（ｃ）は書き込みクロックＣＬＫ１’を示
している。図示の例では、図５（ａ）に示すように、Ｗ
ＤＴ２５がアンダーフロー状態でない場合には、ＷＤＴ
ＵＤＦはハイレベルである。また、ＮＡＮＤゲート３１
ａには内部クロックＣＬＫ０及びＷＤＴＵＤＦが与えら
れる。さらに、ＮＡＮＤゲート３１ｂには内部クロック
ＣＬＫ１及びＷＤＴＵＤＦが与えられる。上述したよう
に、ＷＤＴ２５がアンダーフロー状態でない場合、ＷＤ
ＴＵＤＦはハイレベルである。このため、ＮＡＮＤゲー
ト３１ａ，３１ｂは、それぞれ内部クロックＣＬＫ０，
ＣＬＫ１に応じた信号（ＮＡＮＤ信号）を送出すること
になる。以下、ＮＡＮＤゲート３１ａ，３１ｂが出力す
る信号をそれぞれ第１及び第２のＮＡＮＤ信号と呼ぶこ
とにする。これら第１及び第２のＮＡＮＤ信号は、それ
ぞれインバータ３２ａ，３２ｂを介して書き込みクロッ
クＣＬＫ０’，ＣＬＫ１’として出力されることになる
（図５（ｂ），（ｃ）参照）。
る説明図であり、（ａ）はアンダーフロー状態信号（Ｗ
ＤＴＵＤＦ）を示し、（ｂ）は書き込みクロックＣＬＫ
０’を示し、（ｃ）は書き込みクロックＣＬＫ１’を示
している。図示の例では、図５（ａ）に示すように、Ｗ
ＤＴ２５がアンダーフロー状態でない場合には、ＷＤＴ
ＵＤＦはハイレベルである。また、ＮＡＮＤゲート３１
ａには内部クロックＣＬＫ０及びＷＤＴＵＤＦが与えら
れる。さらに、ＮＡＮＤゲート３１ｂには内部クロック
ＣＬＫ１及びＷＤＴＵＤＦが与えられる。上述したよう
に、ＷＤＴ２５がアンダーフロー状態でない場合、ＷＤ
ＴＵＤＦはハイレベルである。このため、ＮＡＮＤゲー
ト３１ａ，３１ｂは、それぞれ内部クロックＣＬＫ０，
ＣＬＫ１に応じた信号（ＮＡＮＤ信号）を送出すること
になる。以下、ＮＡＮＤゲート３１ａ，３１ｂが出力す
る信号をそれぞれ第１及び第２のＮＡＮＤ信号と呼ぶこ
とにする。これら第１及び第２のＮＡＮＤ信号は、それ
ぞれインバータ３２ａ，３２ｂを介して書き込みクロッ
クＣＬＫ０’，ＣＬＫ１’として出力されることになる
（図５（ｂ），（ｃ）参照）。
【００２６】一方、内蔵ＲＯＭプログラムによる動作に
暴走等の不具合があると、所定の時間間隔で起動命令が
送出されない。この結果、ＷＤＴ２５がアンダーフロー
状態となると、ＷＤＴＵＤＦは、図５（ａ）に示すよう
に、ハイレベルからロウレベルへと変化する。これによ
り、ＮＡＮＤゲート３１ａ，３１ｂの出力は、内部クロ
ックＣＬＫ０，ＣＬＫ１にかかわらず、ハイレベルとな
る。つまり、ＷＤＴＵＤＦがロウレベルであると（ＷＤ
Ｔ２５がアンダーフロー状態となると（暴走検知））、
第１及び第２のＮＡＮＤ信号は、常にハイレベルとな
る。その結果、インバータ３２ａ，３２ｂの出力は、常
にロウレベルとなって書き込みクロックＣＬＫ０’，Ｃ
ＬＫ１’が停止された状態となる（図５（ｂ）及び
（ｃ）参照）。
暴走等の不具合があると、所定の時間間隔で起動命令が
送出されない。この結果、ＷＤＴ２５がアンダーフロー
状態となると、ＷＤＴＵＤＦは、図５（ａ）に示すよう
に、ハイレベルからロウレベルへと変化する。これによ
り、ＮＡＮＤゲート３１ａ，３１ｂの出力は、内部クロ
ックＣＬＫ０，ＣＬＫ１にかかわらず、ハイレベルとな
る。つまり、ＷＤＴＵＤＦがロウレベルであると（ＷＤ
Ｔ２５がアンダーフロー状態となると（暴走検知））、
第１及び第２のＮＡＮＤ信号は、常にハイレベルとな
る。その結果、インバータ３２ａ，３２ｂの出力は、常
にロウレベルとなって書き込みクロックＣＬＫ０’，Ｃ
ＬＫ１’が停止された状態となる（図５（ｂ）及び
（ｃ）参照）。
【００２７】このようにして、書き込みクロックＣＬＫ
０’，ＣＬＫ１’が停止されると、ＲＡＭ部２４ａには
新たな書き込みは行われず、ＲＡＭ部２４ａには暴走等
の不具合が発生した状態下のアドレスバス情報及びデー
タバス情報が書き込まれていることになる。一方、ＷＤ
ＴＵＤＦは、マイクロコンピュータに備えられた外部端
子（図示せず）から出力される。この外部端子をモニタ
すれば、ＷＤＴ２５がアンダーフロー状態となったこと
を知ることができる。また、テスト専用ＲＡＭ２４（Ｒ
ＡＭ部２４ａ）から読み出した情報を解析すれば、不具
合が発生した時点におけるアドレスバス情報及びデータ
バス情報を取得することができる。つまり、どの命令を
実行した際に不具合が発生したかを特定することができ
る。
０’，ＣＬＫ１’が停止されると、ＲＡＭ部２４ａには
新たな書き込みは行われず、ＲＡＭ部２４ａには暴走等
の不具合が発生した状態下のアドレスバス情報及びデー
タバス情報が書き込まれていることになる。一方、ＷＤ
ＴＵＤＦは、マイクロコンピュータに備えられた外部端
子（図示せず）から出力される。この外部端子をモニタ
すれば、ＷＤＴ２５がアンダーフロー状態となったこと
を知ることができる。また、テスト専用ＲＡＭ２４（Ｒ
ＡＭ部２４ａ）から読み出した情報を解析すれば、不具
合が発生した時点におけるアドレスバス情報及びデータ
バス情報を取得することができる。つまり、どの命令を
実行した際に不具合が発生したかを特定することができ
る。
【００２８】なお、前述の外部端子として、ＷＤＴＵＤ
Ｆ出力専用の端子を新たに設けるようにしてもよく、既
存のポート端子を用いてもよい。また、テスト専用ＲＡ
Ｍ２４からアドレスバス情報及びデータバス情報を読み
出す際には、ＣＰＵ２１からテスト専用ＲＡＭ２４にア
クセスして、既存のポート端子に出力するようにすれば
よい。
Ｆ出力専用の端子を新たに設けるようにしてもよく、既
存のポート端子を用いてもよい。また、テスト専用ＲＡ
Ｍ２４からアドレスバス情報及びデータバス情報を読み
出す際には、ＣＰＵ２１からテスト専用ＲＡＭ２４にア
クセスして、既存のポート端子に出力するようにすれば
よい。
【００２９】以上のように、この実施の形態１によれ
ば、シングルチップモードにおいて、アドレスバス情報
及びデータバス情報を格納するテスト専用ＲＡＭ２４を
内蔵するとともに、内蔵ＲＯＭプログラムによる動作中
に暴走等の不具合が発生した際、ＷＤＴ２５がアンダー
フロー状態となって、テスト専用ＲＡＭ２４に与える書
き込みクロックを停止するので、暴走等の不具合が発生
した時点におけるアドレスバス情報及びデータバス情報
が特定でき、その結果、どのような命令を実行中に不具
合が発生したかを容易に特定することができる。
ば、シングルチップモードにおいて、アドレスバス情報
及びデータバス情報を格納するテスト専用ＲＡＭ２４を
内蔵するとともに、内蔵ＲＯＭプログラムによる動作中
に暴走等の不具合が発生した際、ＷＤＴ２５がアンダー
フロー状態となって、テスト専用ＲＡＭ２４に与える書
き込みクロックを停止するので、暴走等の不具合が発生
した時点におけるアドレスバス情報及びデータバス情報
が特定でき、その結果、どのような命令を実行中に不具
合が発生したかを容易に特定することができる。
【００３０】実施の形態２．図６はこの発明の実施の形
態２によるマイクロコンピュータのテストモードエント
リ制御を説明する説明図である。図に示すように、実施
の形態２によるマイクロコンピュータにおいて、内部ク
ロックＣＬＫ０，ＣＬＫ１は、スイッチ４１，４２を介
してクロック制御部３１に与えられる。スイッチ４１，
４２は、テストモードエントリ信号に応じてオンオフさ
れる。つまり、スイッチ４１，４２は、テストモードエ
ントリ信号を受けた際、オンして、内部クロックＣＬＫ
０，ＣＬＫ１をクロック制御部３１に与える。
態２によるマイクロコンピュータのテストモードエント
リ制御を説明する説明図である。図に示すように、実施
の形態２によるマイクロコンピュータにおいて、内部ク
ロックＣＬＫ０，ＣＬＫ１は、スイッチ４１，４２を介
してクロック制御部３１に与えられる。スイッチ４１，
４２は、テストモードエントリ信号に応じてオンオフさ
れる。つまり、スイッチ４１，４２は、テストモードエ
ントリ信号を受けた際、オンして、内部クロックＣＬＫ
０，ＣＬＫ１をクロック制御部３１に与える。
【００３１】このようにすれば、シングルチップモード
において、動作検証テストする際（テストモード）にの
み、テスト専用ＲＡＭ２４へのアドレスバス情報及びデ
ータバス情報の書き込みが行われることになる。一方、
通常使用時（ユーザモード）においては、テスト専用Ｒ
ＡＭ２４への書き込みを事前に停止させることができ
る。
において、動作検証テストする際（テストモード）にの
み、テスト専用ＲＡＭ２４へのアドレスバス情報及びデ
ータバス情報の書き込みが行われることになる。一方、
通常使用時（ユーザモード）においては、テスト専用Ｒ
ＡＭ２４への書き込みを事前に停止させることができ
る。
【００３２】また、図７は実施の形態２によるマイクロ
コンピュータの外観を示す図である。図に示すように、
実施の形態２によるマイクロコンピュータ２０では、テ
ストモードエントリ信号を、テストモードエントリ端子
（テストモード設定用端子）２０ａを介して与える。こ
れによって、テストモードとユーザモードとを切り換え
る。つまり、テストモードは、テストモードエントリ端
子のレベルによって設定されることになる。例えば、テ
ストモードエントリ端子２０ａがハイレベルの際、テス
トモードとなり、テストモードエントリ端子２０ａがロ
ウレベルの際、ユーザモードとなる。
コンピュータの外観を示す図である。図に示すように、
実施の形態２によるマイクロコンピュータ２０では、テ
ストモードエントリ信号を、テストモードエントリ端子
（テストモード設定用端子）２０ａを介して与える。こ
れによって、テストモードとユーザモードとを切り換え
る。つまり、テストモードは、テストモードエントリ端
子のレベルによって設定されることになる。例えば、テ
ストモードエントリ端子２０ａがハイレベルの際、テス
トモードとなり、テストモードエントリ端子２０ａがロ
ウレベルの際、ユーザモードとなる。
【００３３】この他に、テストモードエントリ信号を設
定するＳＦＲを設けても良い。図８は実施の形態２によ
るマイクロコンピュータのＳＦＲの一例を示す図であ
る。図に示すように、テストモードへエントリする際に
は、つまり、テストモードとする際には、例えばＳＦＲ
（Ｓｐｅｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅ
ｒ、テストモード設定用レジスタ）を用いてもよい。こ
のＳＦＲは、領域ｂ０〜ｂ７を有しており、領域ｂ０に
テストモードエントリ情報が設定される。テストモード
エントリ情報の設定の際には、外部端子（図示せず）か
らＳＦＲにテストモードエントリ情報が設定される。例
えば、テストモードエントリ情報が”１”であると、テ
ストモードエントリ信号がハイレベルとなって、テスト
モード状態となる。これによって、クロック制御部３１
へ内部クロックＣＬＫ０，ＣＬＫ１が供給されることに
なる。
定するＳＦＲを設けても良い。図８は実施の形態２によ
るマイクロコンピュータのＳＦＲの一例を示す図であ
る。図に示すように、テストモードへエントリする際に
は、つまり、テストモードとする際には、例えばＳＦＲ
（Ｓｐｅｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅ
ｒ、テストモード設定用レジスタ）を用いてもよい。こ
のＳＦＲは、領域ｂ０〜ｂ７を有しており、領域ｂ０に
テストモードエントリ情報が設定される。テストモード
エントリ情報の設定の際には、外部端子（図示せず）か
らＳＦＲにテストモードエントリ情報が設定される。例
えば、テストモードエントリ情報が”１”であると、テ
ストモードエントリ信号がハイレベルとなって、テスト
モード状態となる。これによって、クロック制御部３１
へ内部クロックＣＬＫ０，ＣＬＫ１が供給されることに
なる。
【００３４】また、テストモードエントリ端子２０ａか
ら入力されたテストモードエントリ信号をＳＦＲに設定
するようにしてもよい。例えば、ＳＦＲをテストモード
エントリ端子２０ａと直結させて、クロックに同期させ
て８ビットのシリアルデータとしてテストモードエント
リ信号を入力する。
ら入力されたテストモードエントリ信号をＳＦＲに設定
するようにしてもよい。例えば、ＳＦＲをテストモード
エントリ端子２０ａと直結させて、クロックに同期させ
て８ビットのシリアルデータとしてテストモードエント
リ信号を入力する。
【００３５】このようにして、テストモードとユーザモ
ードとを切り換えて、テストモードの際にのみ、テスト
専用ＲＡＭにアドレスバス情報及びデータバス情報を書
き込むので、テストモードとユーザモードとを切り換え
て使用することができる。
ードとを切り換えて、テストモードの際にのみ、テスト
専用ＲＡＭにアドレスバス情報及びデータバス情報を書
き込むので、テストモードとユーザモードとを切り換え
て使用することができる。
【００３６】以上のように、この実施の形態２によれ
ば、テストモードエントリ信号に応じて書き込みクロッ
クをテスト専用ＲＡＭに与えるので、テストモードとユ
ーザモードとを切り換えて使用することができる。
ば、テストモードエントリ信号に応じて書き込みクロッ
クをテスト専用ＲＡＭに与えるので、テストモードとユ
ーザモードとを切り換えて使用することができる。
【００３７】実施の形態３．図９はこの発明の実施の形
態３によるマイクロコンピュータの構成を示す図であ
る。図において、図８と同一構成のＳＦＲ５１がアドレ
スバス及びデータバス２１ａに接続されている。ここ
で、ＳＦＲ５１は、図１に示すテスト専用ＲＡＭ２４と
しても用いられる。つまり、テストモードとなると（Ｓ
ＦＲ５１にテストモードエントリ情報が設定される
と）、ＣＰＵ２１は、ＳＦＲ５１の未使用領域に対して
アドレスバス情報及びデータバス情報を書き込む。ま
た、図９に示す例では、図１に示すＷＤＴ２５等は省略
されており、図１で説明したように、ＷＤＴＵＤＦに応
じて書き込みクロックの供給が制御される。なお、図１
と同一構成要素には同一符号を付して重複する説明を省
略する。
態３によるマイクロコンピュータの構成を示す図であ
る。図において、図８と同一構成のＳＦＲ５１がアドレ
スバス及びデータバス２１ａに接続されている。ここ
で、ＳＦＲ５１は、図１に示すテスト専用ＲＡＭ２４と
しても用いられる。つまり、テストモードとなると（Ｓ
ＦＲ５１にテストモードエントリ情報が設定される
と）、ＣＰＵ２１は、ＳＦＲ５１の未使用領域に対して
アドレスバス情報及びデータバス情報を書き込む。ま
た、図９に示す例では、図１に示すＷＤＴ２５等は省略
されており、図１で説明したように、ＷＤＴＵＤＦに応
じて書き込みクロックの供給が制御される。なお、図１
と同一構成要素には同一符号を付して重複する説明を省
略する。
【００３８】このように、ＳＦＲ５１の未使用領域をテ
スト専用ＲＡＭとして用いれば、テストモードとユーザ
モードとの変更が容易にできるばかりでなく、テスト専
用ＲＡＭを用いた場合に比べて回路構成が簡単となる。
スト専用ＲＡＭとして用いれば、テストモードとユーザ
モードとの変更が容易にできるばかりでなく、テスト専
用ＲＡＭを用いた場合に比べて回路構成が簡単となる。
【００３９】図１０はＳＦＲのメモリ領域の構成を示す
図である。図中に斜線で示すように、ＳＦＲ５１には、
未使用領域が存在する。図１０では、テストモード時
に、ＣＰＵ２１がＳＦＲ５１の使用領域も含めた全ての
メモリ領域に、アドレスバス情報及びデータバス情報を
書き込むものである。この場合、例えばテストモードエ
ントリ情報が設定されると、ＣＰＵ２１は、ＳＦＲ５１
の使用領域に対するアクセスを実行する。
図である。図中に斜線で示すように、ＳＦＲ５１には、
未使用領域が存在する。図１０では、テストモード時
に、ＣＰＵ２１がＳＦＲ５１の使用領域も含めた全ての
メモリ領域に、アドレスバス情報及びデータバス情報を
書き込むものである。この場合、例えばテストモードエ
ントリ情報が設定されると、ＣＰＵ２１は、ＳＦＲ５１
の使用領域に対するアクセスを実行する。
【００４０】さらに、図８に示すように、例えば領域ｂ
１を領域選択領域として、領域ｂ１に設定された領域選
択情報に応じてアドレスバス情報及びデータバス情報を
ＲＡＭ２３及びＳＦＲ５１に選択的に書き込むようにし
てもよい。つまり、領域選択情報がＲＡＭ領域を指定し
ていれば、ＣＰＵ２１は、ＲＡＭ２３にアドレスバス情
報及びデータバス情報を書き込む。また、領域選択情報
がＳＦＲ領域を指定していれば、ＣＰＵ２１は、ＳＦＲ
５１にアドレスバス情報及びデータバス情報を書き込
む。
１を領域選択領域として、領域ｂ１に設定された領域選
択情報に応じてアドレスバス情報及びデータバス情報を
ＲＡＭ２３及びＳＦＲ５１に選択的に書き込むようにし
てもよい。つまり、領域選択情報がＲＡＭ領域を指定し
ていれば、ＣＰＵ２１は、ＲＡＭ２３にアドレスバス情
報及びデータバス情報を書き込む。また、領域選択情報
がＳＦＲ領域を指定していれば、ＣＰＵ２１は、ＳＦＲ
５１にアドレスバス情報及びデータバス情報を書き込
む。
【００４１】いずれにしても、図１で説明したＷＤＴ２
５によって、内蔵ＲＯＭプログラムによる動作の不具合
が監視されている。
５によって、内蔵ＲＯＭプログラムによる動作の不具合
が監視されている。
【００４２】以上のように、この実施の形態３によれ
ば、ＳＦＲ５１の未使用領域をテスト専用ＲＡＭとして
用いるので、回路構成を簡易化することができる。ま
た、テストモードの際には、ＳＦＲ５１の使用領域も含
めてアドレスバス情報及びデータバス情報を書き込むの
で、テストモードに要するメモリ容量を増加させること
ができる。この他に、ＲＡＭ領域及びＳＦＲ領域に対し
て、選択的にアドレスバス情報及びデータバス情報を書
き込むようにすれば、テストモードに要するメモリ容量
をさらに増加させることができる。
ば、ＳＦＲ５１の未使用領域をテスト専用ＲＡＭとして
用いるので、回路構成を簡易化することができる。ま
た、テストモードの際には、ＳＦＲ５１の使用領域も含
めてアドレスバス情報及びデータバス情報を書き込むの
で、テストモードに要するメモリ容量を増加させること
ができる。この他に、ＲＡＭ領域及びＳＦＲ領域に対し
て、選択的にアドレスバス情報及びデータバス情報を書
き込むようにすれば、テストモードに要するメモリ容量
をさらに増加させることができる。
【００４３】なお、上記実施の形態では、異常検知にＷ
ＤＴ２５を使用する例を示したが、本発明はこれに限定
されるものではない。つまり、内蔵ＲＯＭプログラムに
よる動作中にその異常を検知し、テスト専用ＲＡＭの書
き込み動作を制御することができる構成であればよい。
ＤＴ２５を使用する例を示したが、本発明はこれに限定
されるものではない。つまり、内蔵ＲＯＭプログラムに
よる動作中にその異常を検知し、テスト専用ＲＡＭの書
き込み動作を制御することができる構成であればよい。
【００４４】
【発明の効果】以上のように、この発明によれば、チッ
プ内に設けられ、シングルチップモードにて実行される
内蔵プログラムを格納する記憶部と、内蔵プログラムに
よる動作中にアドレスバス及びデータバス上のアドレス
バス情報及びデータバス情報を逐次格納するテスト用記
憶部と、内蔵プログラムによる動作に異常を検知する
と、異常検知信号を送出する異常検知手段と、該異常検
知手段から異常検知信号を受けると、テスト用記憶部へ
の異常発生時以降のアドレスバス情報及びデータバス情
報の格納を停止させる制御手段とを備えるので、暴走等
の不具合が発生した時点におけるアドレスバス情報及び
データバス情報を取得することができることから、どの
ような命令を実行中に不具合が発生したかを容易に特定
することができるという効果がある。
プ内に設けられ、シングルチップモードにて実行される
内蔵プログラムを格納する記憶部と、内蔵プログラムに
よる動作中にアドレスバス及びデータバス上のアドレス
バス情報及びデータバス情報を逐次格納するテスト用記
憶部と、内蔵プログラムによる動作に異常を検知する
と、異常検知信号を送出する異常検知手段と、該異常検
知手段から異常検知信号を受けると、テスト用記憶部へ
の異常発生時以降のアドレスバス情報及びデータバス情
報の格納を停止させる制御手段とを備えるので、暴走等
の不具合が発生した時点におけるアドレスバス情報及び
データバス情報を取得することができることから、どの
ような命令を実行中に不具合が発生したかを容易に特定
することができるという効果がある。
【００４５】この発明によれば、異常検知手段が内蔵プ
ログラムの起動命令に同期して所定の時間間隔で計数を
繰り返すカウンタであり、当該所定の時間間隔での計数
処理にずれが生じると、内蔵プログラムによる動作に異
常が発生したものと判定して異常検知信号を送出するの
で、暴走等の不具合が発生した時点におけるアドレスバ
ス情報及びデータバス情報を特定することができ、どの
ような命令を実行中に不具合が発生したかを容易に特定
することができるという効果がある。
ログラムの起動命令に同期して所定の時間間隔で計数を
繰り返すカウンタであり、当該所定の時間間隔での計数
処理にずれが生じると、内蔵プログラムによる動作に異
常が発生したものと判定して異常検知信号を送出するの
で、暴走等の不具合が発生した時点におけるアドレスバ
ス情報及びデータバス情報を特定することができ、どの
ような命令を実行中に不具合が発生したかを容易に特定
することができるという効果がある。
【００４６】この発明によれば、テスト用記憶部が少な
くとも内蔵プログラムの１の命令を実行した際のアドレ
スバス情報及びデータバス情報を格納できる記憶容量を
有し、内蔵プログラムによる動作中に直近のアドレスバ
ス情報及びデータバス情報を逐次上書きして格納するの
で、本発明によって追加すべきハードウェア資源を簡易
化することができるという効果がある。
くとも内蔵プログラムの１の命令を実行した際のアドレ
スバス情報及びデータバス情報を格納できる記憶容量を
有し、内蔵プログラムによる動作中に直近のアドレスバ
ス情報及びデータバス情報を逐次上書きして格納するの
で、本発明によって追加すべきハードウェア資源を簡易
化することができるという効果がある。
【００４７】この発明によれば、テスト用記憶部が内蔵
プログラムの異常検知の開始時点を規定するテストモー
ドエントリ信号を受信すると、アドレスバス情報及びデ
ータバス情報の格納を開始するので、テストモードとユ
ーザモードとを切り換えて使用することができるという
効果がある。
プログラムの異常検知の開始時点を規定するテストモー
ドエントリ信号を受信すると、アドレスバス情報及びデ
ータバス情報の格納を開始するので、テストモードとユ
ーザモードとを切り換えて使用することができるという
効果がある。
【００４８】この発明によれば、チップ外部からテスト
モードエントリ信号を入力するテストモード設定用端子
を備えるので、簡単な構成でテストモードとユーザモー
ドとを切り換えて使用することができるという効果があ
る。
モードエントリ信号を入力するテストモード設定用端子
を備えるので、簡単な構成でテストモードとユーザモー
ドとを切り換えて使用することができるという効果があ
る。
【００４９】この発明によれば、テストモードエントリ
信号を設定するテストモード設定用レジスタを備えるの
で、簡単な構成でテストモードとユーザモードとを切り
換えて使用することができるという効果がある。
信号を設定するテストモード設定用レジスタを備えるの
で、簡単な構成でテストモードとユーザモードとを切り
換えて使用することができるという効果がある。
【００５０】この発明によれば、チップ外部からテスト
モードエントリ信号を入力するテストモード設定用端子
と、該テストモード設定用端子から入力されたテストモ
ードエントリ信号を設定するテストモード設定用レジス
タとを備えるので、簡単な構成でテストモードとユーザ
モードとを切り換えて使用することができるという効果
がある。
モードエントリ信号を入力するテストモード設定用端子
と、該テストモード設定用端子から入力されたテストモ
ードエントリ信号を設定するテストモード設定用レジス
タとを備えるので、簡単な構成でテストモードとユーザ
モードとを切り換えて使用することができるという効果
がある。
【００５１】この発明によれば、テストモードエントリ
信号がテスト用記憶部とテストモード設定用レジスタと
のいずれにアドレスバス情報及びデータバス情報を格納
するかを指定する領域選択情報を含んでなり、ＣＰＵが
領域選択情報に基づいてアドレスバス情報及びデータバ
ス情報の格納先を決定するので、テストモードに要する
メモリ容量を容易に増加させることができるという効果
がある。
信号がテスト用記憶部とテストモード設定用レジスタと
のいずれにアドレスバス情報及びデータバス情報を格納
するかを指定する領域選択情報を含んでなり、ＣＰＵが
領域選択情報に基づいてアドレスバス情報及びデータバ
ス情報の格納先を決定するので、テストモードに要する
メモリ容量を容易に増加させることができるという効果
がある。
【００５２】この発明によれば、チップ内に設けられ、
シングルチップモードにて実行される内蔵プログラムを
格納する記憶部と、内蔵プログラムの異常検知の開始時
点を規定するテストモードエントリ信号を設定するテス
トモード設定用レジスタと、テストモード設定用レジス
タにテストモードエントリ信号が設定されると、内蔵プ
ログラムによる動作中のアドレスバス及びデータバス上
のアドレスバス情報及びデータバス情報を、該テストモ
ード設定用レジスタの未使用領域に逐次格納させるＣＰ
Ｕと、内蔵プログラムによる動作に異常を検知すると、
異常検知信号を送出する異常検知手段と、該異常検知手
段から異常検知信号を受けると、テスト用記憶部への異
常発生時以降のアドレスバス情報及びデータバス情報の
格納を停止させる制御手段とを備えるので、シングルチ
ップモードにおいてどのような命令を実行中に不具合が
発生したかを容易に特定することができると共に、本発
明の回路構成を簡略化することができるという効果があ
る。
シングルチップモードにて実行される内蔵プログラムを
格納する記憶部と、内蔵プログラムの異常検知の開始時
点を規定するテストモードエントリ信号を設定するテス
トモード設定用レジスタと、テストモード設定用レジス
タにテストモードエントリ信号が設定されると、内蔵プ
ログラムによる動作中のアドレスバス及びデータバス上
のアドレスバス情報及びデータバス情報を、該テストモ
ード設定用レジスタの未使用領域に逐次格納させるＣＰ
Ｕと、内蔵プログラムによる動作に異常を検知すると、
異常検知信号を送出する異常検知手段と、該異常検知手
段から異常検知信号を受けると、テスト用記憶部への異
常発生時以降のアドレスバス情報及びデータバス情報の
格納を停止させる制御手段とを備えるので、シングルチ
ップモードにおいてどのような命令を実行中に不具合が
発生したかを容易に特定することができると共に、本発
明の回路構成を簡略化することができるという効果があ
る。
【００５３】この発明によれば、ＣＰＵがテストモード
設定用レジスタにテストモードエントリ信号が設定され
て内蔵プログラムの異常検知が開始されると、テストモ
ード設定用レジスタの全メモリ領域に、内蔵プログラム
による動作中のアドレスバス及びデータバス上のアドレ
スバス情報及びデータバス情報を逐次格納させるので、
テストモードに要するメモリ容量を容易に増加させるこ
とができるという効果がある。
設定用レジスタにテストモードエントリ信号が設定され
て内蔵プログラムの異常検知が開始されると、テストモ
ード設定用レジスタの全メモリ領域に、内蔵プログラム
による動作中のアドレスバス及びデータバス上のアドレ
スバス情報及びデータバス情報を逐次格納させるので、
テストモードに要するメモリ容量を容易に増加させるこ
とができるという効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータの構成を示す図である。
ピュータの構成を示す図である。
【図２】 図１中のテスト専用ＲＡＭの構成を示す図で
ある。
ある。
【図３】 内部クロックの一例を示す図である。
【図４】 図１中のクロック制御部の構成を示す図であ
る。
る。
【図５】 クロック制御部による制御を説明する説明図
である。
である。
【図６】 この発明の実施の形態２によるマイクロコン
ピュータのテストモードエントリ制御を説明する説明図
である。
ピュータのテストモードエントリ制御を説明する説明図
である。
【図７】 実施の形態２によるマイクロコンピュータの
外観を示す図である。
外観を示す図である。
【図８】 実施の形態２によるマイクロコンピュータの
ＳＦＲの一例を示す図である。
ＳＦＲの一例を示す図である。
【図９】 この発明の実施の形態３によるマイクロコン
ピュータの構成を示す図である。
ピュータの構成を示す図である。
【図１０】 ＳＦＲのメモリ領域の構成を示す図であ
る。
る。
【図１１】 マイクロコンピュータにおいてシングルチ
ップモードの際の端子設定を示す図である。
ップモードの際の端子設定を示す図である。
【図１２】 マイクロコンピュータにおいて外部メモリ
使用モードの際の端子設定を示す図である。
使用モードの際の端子設定を示す図である。
１１，２０ マイクロコンピュータ、２０ａ テストモ
ードエントリ端子（テストモード設定用端子）、２１
中央演算処理装置（ＣＰＵ）、２１ａ アドレスバス及
びデータバス、２２ ＲＯＭ（記憶部）、２３ ＲＡ
Ｍ、２４ テスト専用ＲＡＭ（テスト用記憶部）、２４
ａ ＲＡＭ部、２４ｂ，２４ｃ インバータ、２４ｄ，
２４ｅ スイッチ、２５ ウォッチドッグタイマ（ＷＤ
Ｔ：異常検知手段、カウンタ）、３１ クロック制御部
（制御手段）、３１ａ，３１ｂ ＮＡＮＤゲート、３２
ａ，３２ｂ インバータ、４１，４２ スイッチ、５１
ＳＦＲ（テストモード設定用レジスタ）。
ードエントリ端子（テストモード設定用端子）、２１
中央演算処理装置（ＣＰＵ）、２１ａ アドレスバス及
びデータバス、２２ ＲＯＭ（記憶部）、２３ ＲＡ
Ｍ、２４ テスト専用ＲＡＭ（テスト用記憶部）、２４
ａ ＲＡＭ部、２４ｂ，２４ｃ インバータ、２４ｄ，
２４ｅ スイッチ、２５ ウォッチドッグタイマ（ＷＤ
Ｔ：異常検知手段、カウンタ）、３１ クロック制御部
（制御手段）、３１ａ，３１ｂ ＮＡＮＤゲート、３２
ａ，３２ｂ インバータ、４１，４２ スイッチ、５１
ＳＦＲ（テストモード設定用レジスタ）。
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フロントページの続き
(72)発明者 三浦 裕道
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B042 GA13 HH30 JJ13 JJ21 KK06
MA20 MC03 MC09
5B062 DD06 GG05 JJ05 JJ06
Claims (10)
- 【請求項１】 チップ内に設けられ、シングルチップモ
ードにて実行される内蔵プログラムを格納する記憶部
と、 上記内蔵プログラムによる動作中にアドレスバス及びデ
ータバス上のアドレスバス情報及びデータバス情報を逐
次格納するテスト用記憶部と、 上記内蔵プログラムによる動作に異常を検知すると、異
常検知信号を送出する異常検知手段と、 該異常検知手段から異常検知信号を受けると、上記テス
ト用記憶部への上記異常発生時以降のアドレスバス情報
及びデータバス情報の格納を停止させる制御手段とを備
えたマイクロコンピュータ。 - 【請求項２】 異常検知手段は、内蔵プログラムの起動
命令に同期して所定の時間間隔で計数を繰り返すカウン
タであり、当該所定の時間間隔での計数処理にずれが生
じると、上記内蔵プログラムによる動作に異常が発生し
たものと判定して異常検知信号を送出することを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項３】 テスト用記憶部は、少なくとも内蔵プロ
グラムの１の命令を実行した際のアドレスバス情報及び
データバス情報を格納できる記憶容量を有し、上記内蔵
プログラムによる動作中に直近のアドレスバス情報及び
データバス情報を逐次上書きして格納することを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項４】 テスト用記憶部は、内蔵プログラムの異
常検知の開始時点を規定するテストモードエントリ信号
を受信すると、アドレスバス情報及びデータバス情報の
格納を開始することを特徴とする請求項１記載のマイク
ロコンピュータ。 - 【請求項５】 チップ外部からテストモードエントリ信
号を入力するテストモード設定用端子を備えたことを特
徴とする請求項４記載のマイクロコンピュータ。 - 【請求項６】 テストモードエントリ信号を設定するテ
ストモード設定用レジスタを備えたことを特徴とする請
求項４記載のマイクロコンピュータ。 - 【請求項７】 チップ外部からテストモードエントリ信
号を入力するテストモード設定用端子と、該テストモー
ド設定用端子から入力されたテストモードエントリ信号
を設定するテストモード設定用レジスタとを備えたこと
を特徴とする請求項４記載のマイクロコンピュータ。 - 【請求項８】 テストモードエントリ信号は、テスト用
記憶部とテストモード設定用レジスタとのいずれにアド
レスバス情報及びデータバス情報を格納するかを指定す
る領域選択情報を含んでなり、 ＣＰＵが上記領域選択情報に基づいて上記アドレスバス
情報及びデータバス情報の格納先を決定することを特徴
とする請求項６記載のマイクロコンピュータ。 - 【請求項９】 チップ内に設けられ、シングルチップモ
ードにて実行される内蔵プログラムを格納する記憶部
と、 上記内蔵プログラムの異常検知の開始時点を規定するテ
ストモードエントリ信号を設定するテストモード設定用
レジスタと、 上記テストモード設定用レジスタにテストモードエント
リ信号が設定されると、上記内蔵プログラムによる動作
中のアドレスバス及びデータバス上のアドレスバス情報
及びデータバス情報を、該テストモード設定用レジスタ
の未使用領域に逐次格納させるＣＰＵと、 上記内蔵プログラムによる動作に異常を検知すると、異
常検知信号を送出する異常検知手段と、 該異常検知手段から異常検知信号を受けると、テスト用
記憶部への上記異常発生時以降のアドレスバス情報及び
データバス情報の格納を停止させる制御手段とを備えた
マイクロコンピュータ。 - 【請求項１０】 ＣＰＵは、テストモード設定用レジス
タにテストモードエントリ信号が設定されて内蔵プログ
ラムの異常検知が開始されると、上記テストモード設定
用レジスタの全メモリ領域に、上記内蔵プログラムによ
る動作中のアドレスバス及びデータバス上のアドレスバ
ス情報及びデータバス情報を逐次格納させることを特徴
とする請求項９記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056279A JP2003256402A (ja) | 2002-03-01 | 2002-03-01 | マイクロコンピュータ |
| US10/227,277 US20030167424A1 (en) | 2002-03-01 | 2002-08-26 | Microcomputer capable of identifying instruction executed at abnormal event |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056279A JP2003256402A (ja) | 2002-03-01 | 2002-03-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003256402A true JP2003256402A (ja) | 2003-09-12 |
Family
ID=27800083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002056279A Pending JP2003256402A (ja) | 2002-03-01 | 2002-03-01 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030167424A1 (ja) |
| JP (1) | JP2003256402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242977A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | １チップマイクロプロセッサ |
| US5488688A (en) * | 1994-03-30 | 1996-01-30 | Motorola, Inc. | Data processor with real-time diagnostic capability |
| JP3357514B2 (ja) * | 1995-09-20 | 2002-12-16 | シャープ株式会社 | 暴走検出復帰方式 |
| US6618775B1 (en) * | 1997-08-15 | 2003-09-09 | Micron Technology, Inc. | DSP bus monitoring apparatus and method |
| JP3633406B2 (ja) * | 1999-11-09 | 2005-03-30 | 三菱電機株式会社 | Ｅｅｐｒｏｍ書込装置 |
| US6760864B2 (en) * | 2001-02-21 | 2004-07-06 | Freescale Semiconductor, Inc. | Data processing system with on-chip FIFO for storing debug information and method therefor |
| JP3616367B2 (ja) * | 2001-10-24 | 2005-02-02 | 三菱電機株式会社 | 電子制御装置 |
-
2002
- 2002-03-01 JP JP2002056279A patent/JP2003256402A/ja active Pending
- 2002-08-26 US US10/227,277 patent/US20030167424A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030167424A1 (en) | 2003-09-04 |
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