JP2012058975A - 異常検査装置、中央処理演算装置、及び異常検査方法 - Google Patents
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Abstract
【解決手段】CPU12は、動作モードを、MMU20からCPU例外通知が出力された場合であっても実行中のプログラムを停止させないテストモードに変更し、テストモードにおいて、MMU20にCPU例外通知を出力させるためのアクセス信号をMMU20へ出力し、アクセス信号がMMU20へ出力された後に、CPU例外通知の入力の有無を検出する。
【選択図】図1
Description
ページテーブルは、図4の模式図に示すように、物理メモリ50のメモリページ毎にアクセスするためのメモリページエントリが設けられ、各メモリページエントリには、対応するメモリページの仮想アドレス及び物理アドレスが記述されている。MMU52に設けられたTLB54には、物理メモリ50に記憶されているページテーブル情報から必要なモリページエントリが読み込まれ、記憶される。
すなわち、本発明に係る異常検査装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第1信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第1信号が入力可能とされ、前記第1信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置に設けられる異常検査装置であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第1信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する変更手段と、前記テストモードにおいて、前記メモリ管理装置に前記第1信号を出力させるための第2信号を前記メモリ管理装置へ出力する出力手段と、前記出力手段によって前記第2信号が前記メモリ管理装置へ出力された後に、前記第1信号の入力の有無を検出する検出手段と、を備える。
メモリ管理装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、仮想アドレスから変換された物理アドレスで物理メモリへのアクセスができない場合に、不正アクセスであることを示す第1信号を出力する。なお、物理メモリとは、例えばRAM等であり、仮想メモリとは、不連続な物理メモリの領域を仮想的に連続としたメモリである。そして、中央処理演算装置は、仮想アドレスをメモリ管理装置へ出力すると共に、第1信号が入力可能とされ、第1信号が入力された場合に、実行中のプログラムを停止させる。
動作モードがテストモードに変更された後、出力手段によって、メモリ管理装置に第1信号を出力させるための第2信号が、メモリ管理装置へ出力される。すなわち、第2信号とは、物理メモリに不正アクセスを行うための信号である。
そして、第2信号がメモリ管理装置へ出力された後に、検出手段によって、第1信号の入力の有無が検出される。
このように、本発明は、テストモードにおいて第1信号が入力されると、まずテストモードを解除するので、動作モードがテストモードとなっている期間を必要以上に長くすることを抑制することができる。
本発明によれば、第2信号を仮想メモリに存在しない仮想アドレスを示す信号、物理メモリに存在しない物理アドレスを示す信号、又はメモリ保護属性に違反するアクセスを行うための信号とするので、容易に物理メモリへ不正アクセスするための信号を生成できる。
すなわち、本発明に係る中央処理演算装置は、上記記載の異常検査装置を備えた中央処理演算装置であって、前記異常検査装置が備える前記検出手段によって、前記メモリ管理装置からの前記第1信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる。
第1信号の入力が無い場合とは、すなわち、中央処理演算装置による不正アクセスを検知できない故障がメモリ管理装置に発生している場合である。このような場合に、中央処理演算装置が、プログラムを実行し続け、不正アクセスを実行してしまった場合には、中央処理演算装置の停止、暴走、又は接続されている他の装置への出力値の突変等、中央処理演算装置の動作が異常となる可能性がある。
そのため、本発明は、動作モードがテストモードの場合であって、第1信号の入力が無いことが検出された場合に、実行中のプログラムを停止させるので、動作が異常となること防止することができる。
すなわち、本発明に係る異常検査方法は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第1信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第1信号が入力可能とされ、前記第1信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置に設けられる異常検査方法であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第1信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する第1工程と、前記テストモードにおいて、前記メモリ管理装置に前記第1信号を出力させるための第2信号を前記メモリ管理装置へ出力する第2工程と、前記第2信号が前記メモリ管理装置へ出力された後に、前記第1信号の入力の有無を検出する第3工程と、を含む。
図1は、本実施形態に係る情報処理装置10の電気的構成を示すブロック図である。
情報処理装置10は、情報処理装置10全体の動作を司るCPU12、CPU12による各種プログラムの実行時のワークエリア等として用いられる物理メモリであるRAM14、各種プログラムや各種情報(データ)等が予め記憶されたROM(Read Only Memory)16、各種プログラム及び各種情報を記憶する記憶手段としてのHDD(Hard Disk Drive)18を備えている。なお、記憶手段としては、HDD18に限らず、フラッシュROM等、データを記憶できるものであれば他の記憶手段を用いてもよい。
ページテーブルは、図2に示すように、物理メモリであるRAM14のページ単位毎(メモリページ♯1〜♯N(Nは整数))に設けられたメモリページエントリ(メモリページ♯1エントリ〜メモリページ♯Nエントリ)を複数含んでいる。なお、メモリページエントリは、対応するメモリページの仮想アドレス、物理アドレス、並びに「読み」、「書き」、「実行」、及び全ての権限を持つユーザのアクセスのみを受け付ける「スーパーユーザモード」等を示すメモリ保護属性が記述されている。
TLB26は、ページテーブルを示すページテーブル情報を記憶する。より具体的には、TLB26は、RAM14に記憶されているページテーブル情報からCPU12で実行されるプログラムに応じて必要とされるメモリページエントリを読み込み、記憶する。
アドレス変換部28は、TLB26に読み込まれたページテーブル情報を用いて仮想アドレスと物理アドレスとの変換処理を行う。
メモリ保護部30は、アドレス変換部28によって仮想アドレスから変換された物理アドレスでは、物理メモリにアクセスできない不正アクセスの有無を検出し、不正アクセスを検出した場合に、不正アクセスであることを示す信号であるCPU例外通知をCPU12へ出力する。
さらに、情報処理装置10は、通信回線36を介して他の情報処理装置や、情報処理装置10によって制御される他の装置等の外部装置と接続され、該外部装置との各種情報の入出力を行う入出力処理部38を備えている。
なお、通信回線36は、電気事業者によって提供される広域通信回線又はLAN(Local Area Network)等の構内通信網、又は外部パス等であり、有線回線又は無線回線の何れであってもよい。
そこで、本実施形態に係る情報処理装置10は、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査する異常検査処理を実行する。
本ステップにおいて、CPU12は、不正アクセスを実行するために仮想メモリに存在しない仮想アドレスを示すアドレス信号、RAM14に存在しない物理アドレスに対応する仮想アドレスを示すアドレス信号、又は仮想アドレスに対して、物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うためのアクセス信号をMMU20に出力する。
なお、メモリ保護属性に違反するアクセスを行うためのアクセス信号とは、例えば、書き込み属性を有しないメモリページの仮想アドレスに書き込みを行うための信号、実行属性を有しないメモリページの仮想アドレスを実行する(仮想アドレスから命令コードをフェッチする)ための信号、又はスーパーユーザモード属性を有しないメモリページの仮想アドレスに一般ユーザモードでアクセスする信号等である。
MMU20は、上記アドレス信号が入力されると、TLB26に読み込まれているページテーブル情報に基づいて、仮想アドレスを物理アドレスに変換する。しかし、入力されたアドレス信号では、不正アクセスとなってしまうため、異常が生じていないMMU20は、CPU例外通知をCPU12へ出力する。
すなわち、テストモードが解除されている場合は、MMU20がCPU12に対してCPU例外通知を出力した場合である。一方、テストモードが解除されていない場合は、MMU20がCPU12に対してCPU例外通知を出力していない場合であり、MMU20に不正アクセスを検知できない異常が生じていることを示している。
これにより、本実施形態に係るCPU12は、不正アクセスを検知できない異常がMMU20に発生しているか否かを、他のプログラムを実行したままで検査できる。
12 CPU
14 RAM
20 MMU
24 例外処理部
Claims (5)
- 物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第1信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第1信号が入力可能とされ、前記第1信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置に設けられる異常検査装置であって、
前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第1信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する変更手段と、
前記テストモードにおいて、前記メモリ管理装置に前記第1信号を出力させるための第2信号を前記メモリ管理装置へ出力する出力手段と、
前記出力手段によって前記第2信号が前記メモリ管理装置へ出力された後に、前記第1信号の入力の有無を検出する検出手段と、
を備えた異常検査装置。 - 前記変更手段は、前記テストモードにおいて前記第1信号が入力された場合に、前記テストモードを解除し、
前記検出手段は、前記テストモードが解除された場合に、前記第1信号が入力されたことを検出する請求項1記載の異常検査装置。 - 前記第2信号は、前記仮想メモリに存在しない仮想アドレスを示す信号、前記物理メモリに存在しない物理アドレスを示す信号、又は前記仮想アドレスに対して、前記物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うための信号である請求項1又は請求項2記載の異常検査装置。
- 請求項1から請求項3の何れか1項に記載の異常検査装置を備えた中央処理演算装置であって、
前記異常検査装置が備える前記検出手段によって、前記メモリ管理装置からの前記第1信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる中央処理演算装置。 - 物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第1信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第1信号が入力可能とされ、前記第1信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置に設けられる異常検査方法であって、
前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第1信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する第1工程と、
前記テストモードにおいて、前記メモリ管理装置に前記第1信号を出力させるための第2信号を前記メモリ管理装置へ出力する第2工程と、
前記第2信号が前記メモリ管理装置へ出力された後に、前記第1信号の入力の有無を検出する第3工程と、
を含む異常検査方法。
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