JP5473841B2 - 中央処理演算装置、及び異常検査方法 - Google Patents
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Description
本発明は、中央処理演算装置、及び異常検査方法に関するものである。
ＲＡＭ（Random Access Memory）等のページ単位毎（例えば、数ｋバイト毎)に区切られた物理メモリへＣＰＵ（Central Processing Unit：中央処理演算装置）がアクセスするために、仮想アドレスが用いられる場合がある。仮想アドレスとは、不連続な物理メモリの領域を仮想的に連続とした仮想メモリのアドレスであり、物理アドレスとは異なる。そのため、ＣＰＵが仮想アドレスを用いる場合、メモリ管理装置（Memory Management Unit、以下、「ＭＭＵ」という。）が、仮想アドレスを物理アドレスに変換することによって、ＣＰＵによる物理メモリへのアクセスを可能としている。
ＭＭＵは、物理アドレスを仮想アドレスに変換するための変換テーブルであるページテーブルを、ＲＡＭからページ索引バッファ（Translation Look-aside Buffer、以下、「ＴＬＢ」という。）に読み込み（ロードし）、該ページテーブルを用いてＣＰＵからアクセス要求があった仮想アドレスを物理アドレスに変換している。
ページテーブルは、図４の模式図に示すように、物理メモリ５０のメモリページ毎にアクセスするためのメモリページエントリが設けられ、各メモリページエントリには、対応するメモリページの仮想アドレス及び物理アドレスが記述されている。ＭＭＵ５２に設けられたＴＬＢ５４には、物理メモリ５０に記憶されているページテーブル情報から必要なモリページエントリが読み込まれ、記憶される。
ページテーブルは、図４の模式図に示すように、物理メモリ５０のメモリページ毎にアクセスするためのメモリページエントリが設けられ、各メモリページエントリには、対応するメモリページの仮想アドレス及び物理アドレスが記述されている。ＭＭＵ５２に設けられたＴＬＢ５４には、物理メモリ５０に記憶されているページテーブル情報から必要なモリページエントリが読み込まれ、記憶される。
また、メモリページエントリには、「読み」、「書き」、及び「実行」等を示すメモリ保護属性が記述されている。特許文献１に記載の技術は、ＭＭＵに読み込まれるページテーブルのメモリページエントリのメモリ保護属性の保護ビットに値を設定することによって、あるタスクしか使用しない大域変数を他のタスクが間違って書き換えてしまい、タスクが暴走してしまうことを防ぐことを可能とする技術である。
一方、図４の模式図に示されるＣＰＵ５６からＭＭＵ５２へ、存在しない物理アドレスに対応する仮想アドレスが入力された場合、ＭＭＵ５２は、不正アクセスであることを示す信号であるＣＰＵ例外（ページフォルト）通知をＣＰＵ５６へ出力する。しかし、不正アクセスが生じたにもかかわらず、ＭＭＵ５２の故障により、ＭＭＵ５２がＣＰＵ例外通知を出力しない場合には、ＣＰＵ５６の停止（ハングアップ）、暴走、又は接続されている他の装置への出力値の突変等、ＣＰＵ５６の動作が異常となる可能性がある。
本発明は、このような事情に鑑みてなされたものであって、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査できる中央処理演算装置、及び異常検査方法を提供することを目的とする。
上記課題を解決するために、本発明の中央処理演算装置は以下の手段を採用する。
すなわち、本発明に係る中央処理演算装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する変更手段と、前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する出力手段と、前記出力手段によって前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する検出手段と、を備え、前記検出手段によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる。
すなわち、本発明に係る中央処理演算装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する変更手段と、前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する出力手段と、前記出力手段によって前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する検出手段と、を備え、前記検出手段によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる。
本発明によれば、本発明に係る中央処理演算装置は、メモリ管理装置が接続されている。
メモリ管理装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、仮想アドレスから変換された物理アドレスで物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力する。なお、物理メモリとは、例えばＲＡＭ等であり、仮想メモリとは、不連続な物理メモリの領域を仮想的に連続としたメモリである。そして、中央処理演算装置は、仮想アドレスをメモリ管理装置へ出力すると共に、第１信号が入力可能とされ、第１信号が入力された場合に、実行中のプログラムを停止させる。
メモリ管理装置は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、仮想アドレスから変換された物理アドレスで物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力する。なお、物理メモリとは、例えばＲＡＭ等であり、仮想メモリとは、不連続な物理メモリの領域を仮想的に連続としたメモリである。そして、中央処理演算装置は、仮想アドレスをメモリ管理装置へ出力すると共に、第１信号が入力可能とされ、第１信号が入力された場合に、実行中のプログラムを停止させる。
そして、変更手段によって、中央処理演算装置の動作モードが、メモリ管理装置から第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更される。
動作モードがテストモードに変更された後、出力手段によって、メモリ管理装置に第１信号を出力させるための第２信号が、メモリ管理装置へ出力される。すなわち、第２信号とは、物理メモリに不正アクセスを行うための信号である。
そして、第２信号がメモリ管理装置へ出力された後に、検出手段によって、第１信号の入力の有無が検出される。
そして、中央処理演算装置は、検出手段によって、メモリ管理装置からの第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる。
第１信号の入力が無い場合とは、すなわち、中央処理演算装置による不正アクセスを検知できない故障がメモリ管理装置に発生している場合である。このような場合に、中央処理演算装置が、プログラムを実行し続け、不正アクセスを実行してしまった場合には、中央処理演算装置の停止、暴走、又は接続されている他の装置への出力値の突変等、中央処理演算装置の動作が異常となる可能性がある。
そのため、本発明は、動作モードがテストモードの場合であって、第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させるので、動作が異常となること防止することができる。
動作モードがテストモードに変更された後、出力手段によって、メモリ管理装置に第１信号を出力させるための第２信号が、メモリ管理装置へ出力される。すなわち、第２信号とは、物理メモリに不正アクセスを行うための信号である。
そして、第２信号がメモリ管理装置へ出力された後に、検出手段によって、第１信号の入力の有無が検出される。
そして、中央処理演算装置は、検出手段によって、メモリ管理装置からの第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる。
第１信号の入力が無い場合とは、すなわち、中央処理演算装置による不正アクセスを検知できない故障がメモリ管理装置に発生している場合である。このような場合に、中央処理演算装置が、プログラムを実行し続け、不正アクセスを実行してしまった場合には、中央処理演算装置の停止、暴走、又は接続されている他の装置への出力値の突変等、中央処理演算装置の動作が異常となる可能性がある。
そのため、本発明は、動作モードがテストモードの場合であって、第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させるので、動作が異常となること防止することができる。
このように、本発明は、中央処理演算装置の動作モードをテストモードに変更した後に、物理メモリに不正アクセスを行うための第２信号を出力し、不正アクセスが行われたことを示す第１信号の入力の有無を検出するので、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査できる。
また、本発明の中央処理演算装置は、前記変更手段が、前記テストモードにおいて前記第１信号が入力された場合に、前記テストモードを解除し、前記検出手段が、前記テストモードが解除された場合に、前記第１信号が入力されたことを検出してもよい。
本発明によれば、テストモードにおいて第１信号が入力された場合に、変更手段によって、テストモードが解除され、テストモードが解除された場合に、検出手段によって、第１信号が入力されたことが検出される。
このように、本発明は、テストモードにおいて第１信号が入力されると、まずテストモードを解除するので、動作モードがテストモードとなっている期間を必要以上に長くすることを抑制することができる。
このように、本発明は、テストモードにおいて第１信号が入力されると、まずテストモードを解除するので、動作モードがテストモードとなっている期間を必要以上に長くすることを抑制することができる。
また、本発明の中央処理演算装置は、前記第２信号を、前記仮想メモリに存在しない仮想アドレスを示す信号、前記物理メモリに存在しない物理アドレスを示す信号、又は前記仮想アドレスに対して、前記物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うための信号としてもよい。
本発明によれば、第２信号を仮想メモリに存在しない仮想アドレスを示す信号、物理メモリに存在しない物理アドレスを示す信号、又はメモリ保護属性に違反するアクセスを行うための信号とするので、容易に物理メモリへ不正アクセスするための信号を生成できる。
本発明によれば、第２信号を仮想メモリに存在しない仮想アドレスを示す信号、物理メモリに存在しない物理アドレスを示す信号、又はメモリ保護属性に違反するアクセスを行うための信号とするので、容易に物理メモリへ不正アクセスするための信号を生成できる。
さらに、上記課題を解決するために、本発明の異常検査方法は以下の手段を採用する。
すなわち、本発明に係る異常検査方法は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置で実行される異常検査方法であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する第１工程と、前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する第２工程と、前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する第３工程と、前記第３工程によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる第４工程と、を含む。
すなわち、本発明に係る異常検査方法は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置で実行される異常検査方法であって、前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する第１工程と、前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する第２工程と、前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する第３工程と、前記第３工程によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる第４工程と、を含む。
本発明によれば、中央処理演算装置の動作モードをテストモードに変更した後に、物理メモリに不正アクセスを行うための第２信号を出力し、不正アクセスが行われたことを示す第１信号の入力の有無を検出するので、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査できる。
本発明によれば、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査できる、という優れた効果を有する。
以下に、本発明に係る異常検査装置、中央処理演算装置、及び異常検査方法の一実施形態について、図面を参照して説明する。
以下、本発明の一実施形態について説明する。
図１は、本実施形態に係る情報処理装置１０の電気的構成を示すブロック図である。
情報処理装置１０は、情報処理装置１０全体の動作を司るＣＰＵ１２、ＣＰＵ１２による各種プログラムの実行時のワークエリア等として用いられる物理メモリであるＲＡＭ１４、各種プログラムや各種情報（データ）等が予め記憶されたＲＯＭ（Read Only Memory）１６、各種プログラム及び各種情報を記憶する記憶手段としてのＨＤＤ（Hard Disk Drive）１８を備えている。なお、記憶手段としては、ＨＤＤ１８に限らず、フラッシュＲＯＭ等、データを記憶できるものであれば他の記憶手段を用いてもよい。
図１は、本実施形態に係る情報処理装置１０の電気的構成を示すブロック図である。
情報処理装置１０は、情報処理装置１０全体の動作を司るＣＰＵ１２、ＣＰＵ１２による各種プログラムの実行時のワークエリア等として用いられる物理メモリであるＲＡＭ１４、各種プログラムや各種情報（データ）等が予め記憶されたＲＯＭ（Read Only Memory）１６、各種プログラム及び各種情報を記憶する記憶手段としてのＨＤＤ（Hard Disk Drive）１８を備えている。なお、記憶手段としては、ＨＤＤ１８に限らず、フラッシュＲＯＭ等、データを記憶できるものであれば他の記憶手段を用いてもよい。
ＣＰＵ１２は、プログラムを実行するためのプログラム実行部２２、及びＣＰＵ例外通知が入力された場合に、実行しているプログラムの停止処理を行う例外処理部２４を備えている。
また、ＣＰＵ１２は、仮想アドレスと物理アドレスとを変換するための変換テーブル（以下、「ページテーブル」という。）に基づいて、ＣＰＵ１２から出力される仮想アドレスを物理アドレスに変換するＭＭＵ２０に内部バス４０を介して接続されている。
ページテーブルは、図２に示すように、物理メモリであるＲＡＭ１４のページ単位毎（メモリページ♯１〜♯Ｎ（Ｎは整数））に設けられたメモリページエントリ（メモリページ♯１エントリ〜メモリページ♯Ｎエントリ）を複数含んでいる。なお、メモリページエントリは、対応するメモリページの仮想アドレス、物理アドレス、並びに「読み」、「書き」、「実行」、及び全ての権限を持つユーザのアクセスのみを受け付ける「スーパーユーザモード」等を示すメモリ保護属性が記述されている。
ページテーブルは、図２に示すように、物理メモリであるＲＡＭ１４のページ単位毎（メモリページ♯１〜♯Ｎ（Ｎは整数））に設けられたメモリページエントリ（メモリページ♯１エントリ〜メモリページ♯Ｎエントリ）を複数含んでいる。なお、メモリページエントリは、対応するメモリページの仮想アドレス、物理アドレス、並びに「読み」、「書き」、「実行」、及び全ての権限を持つユーザのアクセスのみを受け付ける「スーパーユーザモード」等を示すメモリ保護属性が記述されている。
ＭＭＵ２０は、ＴＬＢ２６、アドレス変換部２８、メモリ保護部３０を備えている。
ＴＬＢ２６は、ページテーブルを示すページテーブル情報を記憶する。より具体的には、ＴＬＢ２６は、ＲＡＭ１４に記憶されているページテーブル情報からＣＰＵ１２で実行されるプログラムに応じて必要とされるメモリページエントリを読み込み、記憶する。
アドレス変換部２８は、ＴＬＢ２６に読み込まれたページテーブル情報を用いて仮想アドレスと物理アドレスとの変換処理を行う。
メモリ保護部３０は、アドレス変換部２８によって仮想アドレスから変換された物理アドレスでは、物理メモリにアクセスできない不正アクセスの有無を検出し、不正アクセスを検出した場合に、不正アクセスであることを示す信号であるＣＰＵ例外通知をＣＰＵ１２へ出力する。
ＴＬＢ２６は、ページテーブルを示すページテーブル情報を記憶する。より具体的には、ＴＬＢ２６は、ＲＡＭ１４に記憶されているページテーブル情報からＣＰＵ１２で実行されるプログラムに応じて必要とされるメモリページエントリを読み込み、記憶する。
アドレス変換部２８は、ＴＬＢ２６に読み込まれたページテーブル情報を用いて仮想アドレスと物理アドレスとの変換処理を行う。
メモリ保護部３０は、アドレス変換部２８によって仮想アドレスから変換された物理アドレスでは、物理メモリにアクセスできない不正アクセスの有無を検出し、不正アクセスを検出した場合に、不正アクセスであることを示す信号であるＣＰＵ例外通知をＣＰＵ１２へ出力する。
なお、ページテーブル情報は、予めＨＤＤ１８に記憶されており、情報処理装置１０の動作が開始されると、ＨＤＤ１８からＲＡＭ１４に送信され、記憶される。そして、ＲＡＭ１４に記憶されたページテーブル情報は、ＣＰＵ１２で実行されるプログラムに応じてＴＬＢ２６に読み込まれる。
また、情報処理装置１０は、キーボード及びマウス等から構成され、各種操作の入力を受け付ける操作入力部３２、例えば液晶ディスプレイ装置等の画像表示部３４を備えている。なお、操作入力部３２は、キーボード及びマウス等に限らず、プッシュボタン等、情報処理装置１０に対する操作の入力を受け付けるものであれば、他の入力装置であってもよい。また、画像表示部３４は、液晶ディスプレイ等に限らず、ＬＥＤ（Light Emitting Diode）等情報処理装置１０を使用するユーザに種々の情報を報知できるものであれば、他の表示装置であってもよい。
さらに、情報処理装置１０は、通信回線３６を介して他の情報処理装置や、情報処理装置１０によって制御される他の装置等の外部装置と接続され、該外部装置との各種情報の入出力を行う入出力処理部３８を備えている。
なお、通信回線３６は、電気事業者によって提供される広域通信回線又はＬＡＮ（Local Area Network）等の構内通信網、又は外部パス等であり、有線回線又は無線回線の何れであってもよい。
さらに、情報処理装置１０は、通信回線３６を介して他の情報処理装置や、情報処理装置１０によって制御される他の装置等の外部装置と接続され、該外部装置との各種情報の入出力を行う入出力処理部３８を備えている。
なお、通信回線３６は、電気事業者によって提供される広域通信回線又はＬＡＮ（Local Area Network）等の構内通信網、又は外部パス等であり、有線回線又は無線回線の何れであってもよい。
これらＭＭＵ２０、ＲＡＭ１４、ＲＯＭ１６、ＨＤＤ１８、操作入力部３２、画像表示部３４、及び入出力処理部３８は、内部バス４０を介して相互に電気的に接続されている。従って、ＣＰＵ１２はＭＭＵ２０を介して、ＲＡＭ１４、ＲＯＭ１６、及びＨＤＤ１８へのアクセス、操作入力部３２に対する操作状態の把握、画像表示部３４に対する画像の表示、及び入出力処理部３８を介した外部装置との各種情報の送受信等を各々行なうことができる。
ここで、上述したように、ＣＰＵ１２からＭＭＵ２０へ、存在しない物理アドレスに対応する仮想アドレスが入力された場合、ＭＭＵ２０は、ＣＰＵ例外通知をＣＰＵ１２へ出力する。しかし、不正アクセスが生じたにもかかわらず、ＭＭＵ２０の故障により、ＭＭＵ２０がＣＰＵ例外通知を出力しない場合には、ＣＰＵ１２の停止、暴走、又は接続されている他の装置への出力値の突変等、ＣＰＵ１２の動作が異常となる可能性がある。
そこで、本実施形態に係る情報処理装置１０は、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査する異常検査処理を実行する。
そこで、本実施形態に係る情報処理装置１０は、不正アクセスを検知できない異常がメモリ管理装置に発生しているか否かを、他のプログラムを実行したままで検査する異常検査処理を実行する。
次に、本実施形態に係る情報処理装置１０の作用を説明する。
図３は、操作入力部３２を介して異常検査処理の実行指示が入力された場合に、ＣＰＵ１２によって実行される異常検査プログラムの処理の流れを示すフローチャートであり、該プログラムはＨＤＤ１８の所定領域に予め記憶されている。なお、ＲＡＭ１４には、異常検査処理の実行指示が入力されると異常検査プログラムがＨＤＤ１４から送信、記憶される。なお、ＴＬＢ２６には、異常検査プログラムの動作開始と共に、異常検査プログラムに対応したページテーブル情報が読み込まれる。
ステップ１００では、動作モードをテストモードに変更する。テストモードとは、ＭＭＵ２０からＣＰＵ例外通知が出力され、ＣＰＵ１２に入力された場合であっても、ＣＰＵ１２が実行中のプログラムを停止させない動作モードである。なお、本実施形態に係るＣＰＵ１２は、一例として、テストモードに変更した場合は、動作モードがテストモードであることを示すフラグを立てる。
次のステップ１０２では、物理メモリであるＲＡＭ１４への不正アクセスを実行する。
本ステップにおいて、ＣＰＵ１２は、不正アクセスを実行するために仮想メモリに存在しない仮想アドレスを示すアドレス信号、ＲＡＭ１４に存在しない物理アドレスに対応する仮想アドレスを示すアドレス信号、又は仮想アドレスに対して、物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うためのアクセス信号をＭＭＵ２０に出力する。
なお、メモリ保護属性に違反するアクセスを行うためのアクセス信号とは、例えば、書き込み属性を有しないメモリページの仮想アドレスに書き込みを行うための信号、実行属性を有しないメモリページの仮想アドレスを実行する（仮想アドレスから命令コードをフェッチする）ための信号、又はスーパーユーザモード属性を有しないメモリページの仮想アドレスに一般ユーザモードでアクセスする信号等である。
ＭＭＵ２０は、上記アドレス信号が入力されると、ＴＬＢ２６に読み込まれているページテーブル情報に基づいて、仮想アドレスを物理アドレスに変換する。しかし、入力されたアドレス信号では、不正アクセスとなってしまうため、異常が生じていないＭＭＵ２０は、ＣＰＵ例外通知をＣＰＵ１２へ出力する。
本ステップにおいて、ＣＰＵ１２は、不正アクセスを実行するために仮想メモリに存在しない仮想アドレスを示すアドレス信号、ＲＡＭ１４に存在しない物理アドレスに対応する仮想アドレスを示すアドレス信号、又は仮想アドレスに対して、物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うためのアクセス信号をＭＭＵ２０に出力する。
なお、メモリ保護属性に違反するアクセスを行うためのアクセス信号とは、例えば、書き込み属性を有しないメモリページの仮想アドレスに書き込みを行うための信号、実行属性を有しないメモリページの仮想アドレスを実行する（仮想アドレスから命令コードをフェッチする）ための信号、又はスーパーユーザモード属性を有しないメモリページの仮想アドレスに一般ユーザモードでアクセスする信号等である。
ＭＭＵ２０は、上記アドレス信号が入力されると、ＴＬＢ２６に読み込まれているページテーブル情報に基づいて、仮想アドレスを物理アドレスに変換する。しかし、入力されたアドレス信号では、不正アクセスとなってしまうため、異常が生じていないＭＭＵ２０は、ＣＰＵ例外通知をＣＰＵ１２へ出力する。
次のステップ１０４では、予め定められた時間内にＣＰＵ例外通知が入力されたか否かを判定し、肯定判定の場合は、ステップ１０６へ移行する一方、否定判定の場合は、ステップ１０８へ移行する。
ステップ１０６では、テストモードを解除する。これにより、ＣＰＵ１２の動作モードは、ＣＰＵ例外通知が入力された場合に、ＣＰＵ１２が実行中のプログラムを停止させる通常の動作モードに変更される。本実施形態に係るＣＰＵ１２は、テストモードを解除すると共に、動作モードがテストモードであることを示すフラグを解除する。
次のステップ１０８では、テストモードが解除済みか否かを判定し、肯定判定の場合は、本プログラムを終了する一方、否定判定の場合は、ステップ１１０へ移行する。なお、本実施形態に係るＣＰＵ１２は、動作モードがテストモードであることを示すフラグが立っている場合を肯定判定とし、該フラグが立っていない場合を否定判定とする。
すなわち、テストモードが解除されている場合は、ＭＭＵ２０がＣＰＵ１２に対してＣＰＵ例外通知を出力した場合である。一方、テストモードが解除されていない場合は、ＭＭＵ２０がＣＰＵ１２に対してＣＰＵ例外通知を出力していない場合であり、ＭＭＵ２０に不正アクセスを検知できない異常が生じていることを示している。
すなわち、テストモードが解除されている場合は、ＭＭＵ２０がＣＰＵ１２に対してＣＰＵ例外通知を出力した場合である。一方、テストモードが解除されていない場合は、ＭＭＵ２０がＣＰＵ１２に対してＣＰＵ例外通知を出力していない場合であり、ＭＭＵ２０に不正アクセスを検知できない異常が生じていることを示している。
ステップ１１０では、実行中のプログラムが有るか否かを判定し、肯定判定の場合は、ステップ１１２へ移行する一方、否定判定の場合は、ステップ１１４へ移行する。
ステップ１１２では、プログラム実行部２２で実行中のプログラムを停止させる。
ステップ１１４では、ＭＭＵ２０に不正アクセスを検知できない異常が生じていること、並びに実行中のプログラムを停止させた場合には、停止させたプログラムの名称等を画像表示部３４の画面へ表示させることで報知する報知処理を行った後に、本プログラムを終了する。
以上説明したように、本実施形態に係るＣＰＵ１２は、動作モードを、ＭＭＵ２０からＣＰＵ例外通知が出力された場合であっても実行中のプログラムを停止させないテストモードに変更した後に、ＭＭＵ２０にＣＰＵ例外通知信号を出力させるための信号をＭＭＵ２０へ出力し、ＭＭＵ２０からのＣＰＵ例外通知の入力の有無を検出する。
これにより、本実施形態に係るＣＰＵ１２は、不正アクセスを検知できない異常がＭＭＵ２０に発生しているか否かを、他のプログラムを実行したままで検査できる。
これにより、本実施形態に係るＣＰＵ１２は、不正アクセスを検知できない異常がＭＭＵ２０に発生しているか否かを、他のプログラムを実行したままで検査できる。
また、本実施形態に係るＣＰＵ１２は、テストモードにおいてＣＰＵ例外通知が入力された場合に、テストモードを解除し、テストモードを解除したことによって、ＣＰＵ例外通知が入力されたことを検出するので、動作モードがテストモードとなっている期間を必要以上に長くすることを抑制することができる。
また、本実施形態に係るＣＰＵ１２は、ＭＭＵ２０にＣＰＵ例外通知信号を出力させるための信号を仮想メモリに存在しない仮想アドレスを示す信号、物理メモリに存在しない物理アドレスを示す信号、又は仮想アドレスに対して、物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うための信号とするので、容易に物理メモリへ不正アクセスするための信号を生成できる。
さらに、本実施形態に係るＣＰＵ１２は、動作モードがテストモードの場合であって、ＣＰＵ例外通知の入力が無いことが検出された場合に、実行中のプログラムを停止させるので、動作が異常となること防止することができる。
以上、本発明を、上記実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
例えば、上記実施形態では、テストモードの解除によって、ＭＭＵ２０からＣＰＵ例外通知が出力されたことを検出する場合について説明したが、本発明は、これに限定されるものではなく、ＣＰＵ例外通知そのものを検出することによって、ＭＭＵ２０からＣＰＵ例外通知が出力されたことを検出する形態としてもよい。
また、上記実施形態では、物理メモリをＲＡＭ１４とする場合について説明したが、本発明は、これに限定されるものではなく、物理メモリをＲＡＭ１４及びＨＤＤ１８とする形態としてもよい。
また、上記実施形態では、報知処理として画像表示装置を介して報知する場合について説明したが、本発明は、これに限定されるものではなく、例えば、入出力処理部２８に印刷装置が接続されている場合には、該印刷装置に報知内容を記した文章を紙媒体等に画像として形成させることで報知する形態、又は不図示のスピーカで音声として報知させる形態としてもよい。
１０ 情報処理装置
１２ ＣＰＵ
１４ ＲＡＭ
２０ ＭＭＵ
２４ 例外処理部
１２ ＣＰＵ
１４ ＲＡＭ
２０ ＭＭＵ
２４ 例外処理部
Claims (4)
- 物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置であって、
前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する変更手段と、
前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する出力手段と、
前記出力手段によって前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する検出手段と、
を備え、
前記検出手段によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる中央処理演算装置。 - 前記変更手段は、前記テストモードにおいて前記第１信号が入力された場合に、前記テストモードを解除し、
前記検出手段は、前記テストモードが解除された場合に、前記第１信号が入力されたことを検出する請求項１記載の中央処理演算装置。 - 前記第２信号は、前記仮想メモリに存在しない仮想アドレスを示す信号、前記物理メモリに存在しない物理アドレスを示す信号、又は前記仮想アドレスに対して、前記物理メモリにアクセスするためのメモリページエントリに設定したメモリ保護属性に違反するアクセスを行うための信号である請求項１又は請求項２記載の中央処理演算装置。
- 物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換し、前記仮想アドレスから変換された前記物理アドレスで前記物理メモリへのアクセスができない場合に、不正アクセスであることを示す第１信号を出力するメモリ管理装置に接続され、前記仮想アドレスを前記メモリ管理装置へ出力すると共に、前記第１信号が入力可能とされ、前記第１信号が入力された場合に、実行中のプログラムを停止させる中央処理演算装置で実行される異常検査方法であって、
前記中央処理演算装置の動作モードを、前記メモリ管理装置から前記第１信号が出力された場合であっても実行中のプログラムを停止させないテストモードに変更する第１工程と、
前記テストモードにおいて、前記メモリ管理装置に前記第１信号を出力させるための第２信号を前記メモリ管理装置へ出力する第２工程と、
前記第２信号が前記メモリ管理装置へ出力された後に、前記第１信号の入力の有無を検出する第３工程と、
前記第３工程によって、前記メモリ管理装置からの前記第１信号の入力が無いことが検出された場合に、実行中のプログラムを停止させる第４工程と、
を含む異常検査方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010201045A JP5473841B2 (ja) | 2010-09-08 | 2010-09-08 | 中央処理演算装置、及び異常検査方法 |
| EP11823308.9A EP2615551B1 (en) | 2010-09-08 | 2011-06-21 | Abnormality inspection device, central processing unit, and abnormality inspection method |
| KR1020127033489A KR101453184B1 (ko) | 2010-09-08 | 2011-06-21 | 중앙 처리 연산 장치 및 이상 검사 방법 |
| ES11823308T ES2745120T3 (es) | 2010-09-08 | 2011-06-21 | Dispositivo de inspección de anomalías, unidad central de procesamiento y método de inspección de anomalías |
| CN201180031495.9A CN103069393B (zh) | 2010-09-08 | 2011-06-21 | 中央处理运算装置以及异常检查方法 |
| US13/806,883 US8966320B2 (en) | 2010-09-08 | 2011-06-21 | Fault inspection unit, central processing unit, and fault inspection method |
| PCT/JP2011/064116 WO2012032829A1 (ja) | 2010-09-08 | 2011-06-21 | 異常検査装置、中央処理演算装置、及び異常検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010201045A JP5473841B2 (ja) | 2010-09-08 | 2010-09-08 | 中央処理演算装置、及び異常検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012058975A JP2012058975A (ja) | 2012-03-22 |
| JP5473841B2 true JP5473841B2 (ja) | 2014-04-16 |
Family
ID=45810434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010201045A Active JP5473841B2 (ja) | 2010-09-08 | 2010-09-08 | 中央処理演算装置、及び異常検査方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8966320B2 (ja) |
| EP (1) | EP2615551B1 (ja) |
| JP (1) | JP5473841B2 (ja) |
| KR (1) | KR101453184B1 (ja) |
| CN (1) | CN103069393B (ja) |
| ES (1) | ES2745120T3 (ja) |
| WO (1) | WO2012032829A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013022166B4 (de) | 2013-03-14 | 2024-04-25 | Nvidia Corporation | Seitenzustandsverzeichnis zur verwaltung eines vereinheitlichten virtuellen speichers |
| JP6194764B2 (ja) * | 2013-11-08 | 2017-09-13 | 富士通株式会社 | 情報処理装置、制御方法、および制御プログラム |
| CN106294089A (zh) * | 2015-06-23 | 2017-01-04 | 阿里巴巴集团控股有限公司 | 辅助对被监控内存空间的访问监控的方法和装置 |
| US9921897B2 (en) * | 2016-01-06 | 2018-03-20 | International Business Machines Corporation | Testing a non-core MMU |
| EP3249541B1 (en) * | 2016-05-27 | 2020-07-08 | NXP USA, Inc. | A data processor |
| US10114768B2 (en) * | 2016-08-29 | 2018-10-30 | Intel Corporation | Enhance memory access permission based on per-page current privilege level |
| US10713177B2 (en) | 2016-09-09 | 2020-07-14 | Intel Corporation | Defining virtualized page attributes based on guest page attributes |
| JP6771443B2 (ja) * | 2017-09-21 | 2020-10-21 | 株式会社東芝 | 演算処理装置およびその方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137824A (ja) * | 1994-11-15 | 1996-05-31 | Mitsubishi Semiconductor Software Kk | セルフテスト機能内蔵シングルチップマイコン |
| JPH10289158A (ja) | 1997-04-11 | 1998-10-27 | Hitachi Ltd | タスク管理装置 |
| US6233667B1 (en) * | 1999-03-05 | 2001-05-15 | Sun Microsystems, Inc. | Method and apparatus for a high-performance embedded memory management unit |
| JP4182740B2 (ja) * | 2002-12-06 | 2008-11-19 | 沖電気工業株式会社 | マイクロコンピュータ |
| JP2005216012A (ja) | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 設計支援装置、設計支援方法、設計支援プログラムおよび記録媒体 |
| GB2422926B (en) * | 2005-02-04 | 2008-10-01 | Advanced Risc Mach Ltd | Data processing apparatus and method for controlling access to memory |
| JP4523639B2 (ja) | 2005-03-24 | 2010-08-11 | 富士通株式会社 | ファームウェアによるメモリエラーアドレス管理 |
| US7739474B2 (en) * | 2006-02-07 | 2010-06-15 | International Business Machines Corporation | Method and system for unifying memory access for CPU and IO operations |
| US8522080B2 (en) * | 2008-03-24 | 2013-08-27 | Emulex Design & Manufacturing Corporation | Generation of simulated errors for high-level system validation |
| US8060730B2 (en) * | 2008-05-30 | 2011-11-15 | Freescale Semiconductor, Inc. | Selective MISR data accumulation during exception processing |
-
2010
- 2010-09-08 JP JP2010201045A patent/JP5473841B2/ja active Active
-
2011
- 2011-06-21 WO PCT/JP2011/064116 patent/WO2012032829A1/ja active Application Filing
- 2011-06-21 KR KR1020127033489A patent/KR101453184B1/ko active IP Right Grant
- 2011-06-21 ES ES11823308T patent/ES2745120T3/es active Active
- 2011-06-21 US US13/806,883 patent/US8966320B2/en active Active
- 2011-06-21 EP EP11823308.9A patent/EP2615551B1/en active Active
- 2011-06-21 CN CN201180031495.9A patent/CN103069393B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012058975A (ja) | 2012-03-22 |
| ES2745120T3 (es) | 2020-02-27 |
| EP2615551B1 (en) | 2019-08-07 |
| CN103069393A (zh) | 2013-04-24 |
| CN103069393B (zh) | 2016-03-02 |
| KR101453184B1 (ko) | 2014-10-22 |
| US20130103984A1 (en) | 2013-04-25 |
| EP2615551A4 (en) | 2017-08-30 |
| EP2615551A1 (en) | 2013-07-17 |
| US8966320B2 (en) | 2015-02-24 |
| KR20130031852A (ko) | 2013-03-29 |
| WO2012032829A1 (ja) | 2012-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140204 |
|
| R151 | Written notification of patent or utility model registration |
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