JPH03118641A - スキャンレジスタおよびそれを用いたテスト回路 - Google Patents
スキャンレジスタおよびそれを用いたテスト回路Info
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- JPH03118641A JPH03118641A JP1255924A JP25592489A JPH03118641A JP H03118641 A JPH03118641 A JP H03118641A JP 1255924 A JP1255924 A JP 1255924A JP 25592489 A JP25592489 A JP 25592489A JP H03118641 A JPH03118641 A JP H03118641A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 18
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 101710150104 Sensory rhodopsin-1 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、スキャンレジスタおよびそれを用いたテス
ト回路に関し、さらに特定的には、半導体集積回路装置
のテストを容易にするためのスキャンレジスタおよびそ
れを用いたテスト回路に関する。
ト回路に関し、さらに特定的には、半導体集積回路装置
のテストを容易にするためのスキャンレジスタおよびそ
れを用いたテスト回路に関する。
［従来の技術］
従来、複数のスキャンレジスタを接続してスキャンバス
を構成し、このスキャンバスによって半導体集積回路装
置をテストすることが行なわれている。第８図は、その
ような従来のテスト回路の構成を示すブロック図である
。図において、スキャンバス１が第１の半導体装置（図
示ではＲＡＭ）２と第２の半導体装置（図示では論理回
路）３との間に設けられている。このスキャンバス１は
、第９図に示すように、複数のスキャンレジスタＳＲ１
〜ＳＲｎによらて構成されている。各スキャンレジスタ
ＳＲＩ〜ＳＲｎは、ＲＡＭ２からの並列出力データを入
力データＰＩとして受ける。各スキャンレジスタＳＲＩ
〜ＳＲｎからの出力データＰＯは、論理回路３に与えら
れる。また、各スキャンレジスタＳＲＩ〜ＳＲｎは、直
列に接続されており、隣接する前段のスキャンレジスタ
の出力データＳＯが入力データＳｌとして与えられる構
成になっている。
を構成し、このスキャンバスによって半導体集積回路装
置をテストすることが行なわれている。第８図は、その
ような従来のテスト回路の構成を示すブロック図である
。図において、スキャンバス１が第１の半導体装置（図
示ではＲＡＭ）２と第２の半導体装置（図示では論理回
路）３との間に設けられている。このスキャンバス１は
、第９図に示すように、複数のスキャンレジスタＳＲ１
〜ＳＲｎによらて構成されている。各スキャンレジスタ
ＳＲＩ〜ＳＲｎは、ＲＡＭ２からの並列出力データを入
力データＰＩとして受ける。各スキャンレジスタＳＲＩ
〜ＳＲｎからの出力データＰＯは、論理回路３に与えら
れる。また、各スキャンレジスタＳＲＩ〜ＳＲｎは、直
列に接続されており、隣接する前段のスキャンレジスタ
の出力データＳＯが入力データＳｌとして与えられる構
成になっている。
次に、第８図および第９図に示すスキャンバス１の動作
を簡単に説明しておく。
を簡単に説明しておく。
まず、通常モードにおいては、各スキャンレジスタＳＲ
Ｉ〜ＳＲｎは、スルー状態となっており、ＲＡＭ２から
与えられた並列出力データをそのまま論理回路３に与え
る。すなわち、各スキャンレジスタＳＲＩ〜ＳＲｎは、
入力データＰ！をそのまま出力データＰＯとして論理回
路３に与える。
Ｉ〜ＳＲｎは、スルー状態となっており、ＲＡＭ２から
与えられた並列出力データをそのまま論理回路３に与え
る。すなわち、各スキャンレジスタＳＲＩ〜ＳＲｎは、
入力データＰ！をそのまま出力データＰＯとして論理回
路３に与える。
したがって、論理回路３はＲＡＭ２から読出されたデー
タに応答して動作することになる。
タに応答して動作することになる。
次に、ＲＡＭ２をテストする第１のテストモードにおい
ては、ＲＡＭ２のすべてのアドレスに論理“１”または
“０”のテストデータを書込んで読出すというテストを
行なう。したがって、予めＲＡＭ２のすべてのアドレス
に論理″１”または“０”が書込まれる。この状態で、
スキャンバス１の初段のスキャンレジスタＳＲＩには、
期待値データがシリアルに入力される。この期待値デー
タは、ＲＡＭ２に書込まれるテストデータと同一の論理
のデータである。期待値データが１ビツト入力されるご
とにスキャンレジスタはシフト動作を行ない、最終的に
すべてのスキャンレジスタＳＲ１〜ＳＲｎに期待値デー
タが設定される。各スキャンレジスタＳＲ１〜ＳＲｎは
、設定された期待値データとＲＡＭ２から読出された並
列出力データとを比較し、その論理の一致、不一致を判
定する。判定の結果、ＲＡＭ２からの並列出力データの
成るビットに誤りが生じている場合は、そのビットに対
応するスキャンレジスタに設定されている期待値データ
の論理が反転される。その後、各スキャンレジスタＳＲ
Ｉ〜ＳＲｎに設定されているデータが、シリアルシフト
動作によって順次シフトされ、最終段のスキャンレジス
タＳＲｎからテスト結果として出力される。したがって
、このテスト結果をテスト結果判定回路（図示せず）で
分析すれば、ＲＡＭ２が正常か否かを容易に判定するこ
とができる。
ては、ＲＡＭ２のすべてのアドレスに論理“１”または
“０”のテストデータを書込んで読出すというテストを
行なう。したがって、予めＲＡＭ２のすべてのアドレス
に論理″１”または“０”が書込まれる。この状態で、
スキャンバス１の初段のスキャンレジスタＳＲＩには、
期待値データがシリアルに入力される。この期待値デー
タは、ＲＡＭ２に書込まれるテストデータと同一の論理
のデータである。期待値データが１ビツト入力されるご
とにスキャンレジスタはシフト動作を行ない、最終的に
すべてのスキャンレジスタＳＲ１〜ＳＲｎに期待値デー
タが設定される。各スキャンレジスタＳＲ１〜ＳＲｎは
、設定された期待値データとＲＡＭ２から読出された並
列出力データとを比較し、その論理の一致、不一致を判
定する。判定の結果、ＲＡＭ２からの並列出力データの
成るビットに誤りが生じている場合は、そのビットに対
応するスキャンレジスタに設定されている期待値データ
の論理が反転される。その後、各スキャンレジスタＳＲ
Ｉ〜ＳＲｎに設定されているデータが、シリアルシフト
動作によって順次シフトされ、最終段のスキャンレジス
タＳＲｎからテスト結果として出力される。したがって
、このテスト結果をテスト結果判定回路（図示せず）で
分析すれば、ＲＡＭ２が正常か否かを容易に判定するこ
とができる。
次に、論理回路３をテストする第２のテストモードにお
いては、スキャンパス１の初段のスキャンレジスタＳＲ
Ｉにテストデータがシリアルに入力される。期待値デー
タの場合と同様に、テストデータが１ビツト入力される
ごとに各スキャンレジスタがシフト動作を行ない、最終
的にすべてのスキャンレジスタにテストデータが設定さ
れる。
いては、スキャンパス１の初段のスキャンレジスタＳＲ
Ｉにテストデータがシリアルに入力される。期待値デー
タの場合と同様に、テストデータが１ビツト入力される
ごとに各スキャンレジスタがシフト動作を行ない、最終
的にすべてのスキャンレジスタにテストデータが設定さ
れる。
各スキャンレジスタＳＲ１〜ＳＲｎに設定されたテスト
データは、出力データＰＯとして論理回路３に与えられ
る。したがって、このテストデータに応じた所望の動作
が論理回路３において行なわれるかどうかをチエツクす
ることにより、論理回路３が正常か否かをテストするこ
とができる。
データは、出力データＰＯとして論理回路３に与えられ
る。したがって、このテストデータに応じた所望の動作
が論理回路３において行なわれるかどうかをチエツクす
ることにより、論理回路３が正常か否かをテストするこ
とができる。
第１０図は、第９図に示すスキャンレジスタの従来の構
成を示す回路図である。図において、第１の入力端子４
は第９図に示す入力データＳ！を受ける端子であり、第
１の出力端子５は第９図に示す出力データＳＯを導出す
る端子であり、第２の入力端子６は第９図に示す入力デ
ータＰＩを受ける端子であり、第２の出力端子７は第９
図に示す出力データＰＯを導出する端子である。以下、
第１の入力端子４をシリアル入力端子と、第１の出力端
子５をシリアル出力端子と、第２の入力端子６をパラレ
ル入力端子と、第２の出力端子７をパラレル出力端子と
それぞれ称することにする。
成を示す回路図である。図において、第１の入力端子４
は第９図に示す入力データＳ！を受ける端子であり、第
１の出力端子５は第９図に示す出力データＳＯを導出す
る端子であり、第２の入力端子６は第９図に示す入力デ
ータＰＩを受ける端子であり、第２の出力端子７は第９
図に示す出力データＰＯを導出する端子である。以下、
第１の入力端子４をシリアル入力端子と、第１の出力端
子５をシリアル出力端子と、第２の入力端子６をパラレ
ル入力端子と、第２の出力端子７をパラレル出力端子と
それぞれ称することにする。
シリアル入力端子４とシリアル出力端子５との間には、
シフトレジスタ８が介挿されている。このシフトレジス
タ８は、ＭＯＳトランジスタ（以下、単にトランジスタ
と称す）８３と、ラッチ回路８１とトランジスタ８４と
ラッチ回路８２とが直列に接続されて構成されている。
シフトレジスタ８が介挿されている。このシフトレジス
タ８は、ＭＯＳトランジスタ（以下、単にトランジスタ
と称す）８３と、ラッチ回路８１とトランジスタ８４と
ラッチ回路８２とが直列に接続されて構成されている。
トランジスタ８３および８４のゲートには、それぞれ、
シフトクロック信号φ１およびφ２が与えられる。ラッ
チ回路８１は、レシオ型のラッチ回路であり、逆向きに
並列接続された２個のインバータ回路８１ａおよび８１
ｂによって構成されている。同様に、ラッチ回路８２も
レシオ型のラッチ回路であり、逆向きに並列接続された
２個のインバータ回路８２ａおよび８２ｂによって構成
されている。インバータ回路８１ａはインバータ回路８
１ｂよりも駆動能力の大きなものが用いられている。イ
ンバータ回路８２ａはインバータ回路８２ｂよりも駆動
能力の大きなものが用いられている。シフトレジスタ８
の出力すなわちインバータ回路８２ａの出力は、シリア
ル出力端子５に与えられるとともに、パラレル出力端子
７にも与えられる。判定回路９は、イクスクルーシブＮ
ＯＲゲート９１およびＮＯＲゲート９２を含む。イクス
クルーシブＮＯＲゲート９１の一方入力端にはインバー
タ回路８２Ｈの出力が与えられ、その他方入力端にはパ
ラレル入力端端子６から入力データＰＩが与えられる。
シフトクロック信号φ１およびφ２が与えられる。ラッ
チ回路８１は、レシオ型のラッチ回路であり、逆向きに
並列接続された２個のインバータ回路８１ａおよび８１
ｂによって構成されている。同様に、ラッチ回路８２も
レシオ型のラッチ回路であり、逆向きに並列接続された
２個のインバータ回路８２ａおよび８２ｂによって構成
されている。インバータ回路８１ａはインバータ回路８
１ｂよりも駆動能力の大きなものが用いられている。イ
ンバータ回路８２ａはインバータ回路８２ｂよりも駆動
能力の大きなものが用いられている。シフトレジスタ８
の出力すなわちインバータ回路８２ａの出力は、シリア
ル出力端子５に与えられるとともに、パラレル出力端子
７にも与えられる。判定回路９は、イクスクルーシブＮ
ＯＲゲート９１およびＮＯＲゲート９２を含む。イクス
クルーシブＮＯＲゲート９１の一方入力端にはインバー
タ回路８２Ｈの出力が与えられ、その他方入力端にはパ
ラレル入力端端子６から入力データＰＩが与えられる。
ＮＯＲゲート９２の一方入力端にはネガティブクロック
信号ＣＭＰが与えられ、その他方入力端にはイクスクル
ーシブＮＯＲゲート９１の出力が与えられる。ＮＯＲゲ
ート９２の出力はトランジスタ１０のゲートに与えられ
る。このトランジスタ１０はパラレル入力端子６とイン
バータ回路８１ａの入力端との間に介挿されている。ま
た、パラレル入力端子６とインバータ回路８１ａの入力
端の間には、トランジスタ１０と並列にトランジスタ１
１が接続されている。
信号ＣＭＰが与えられ、その他方入力端にはイクスクル
ーシブＮＯＲゲート９１の出力が与えられる。ＮＯＲゲ
ート９２の出力はトランジスタ１０のゲートに与えられ
る。このトランジスタ１０はパラレル入力端子６とイン
バータ回路８１ａの入力端との間に介挿されている。ま
た、パラレル入力端子６とインバータ回路８１ａの入力
端の間には、トランジスタ１０と並列にトランジスタ１
１が接続されている。
次に、第１０図に示すスキャンレジスタの動作を説明す
る。
る。
まず、通常モードにおいては、トランジスタ１１および
８４が定常にオン状態とされる。そのため、パラレル入
力端子６からの入力データＰＩは、トランジスタ１１．
ラッチ回路８１．トランジスタ８４およびラッチ回路８
２を介してパラレル出力端子７から出力される。このと
き、パラレル入力端子６からの入力データＰＩは、イン
バータ回路８１ａによってその論理が反転された後、再
びインバータ回路８２ａによってその論理が反転される
ため、パラレル出力端子７の出力データＰ０はパラレル
入力端子６からの入力データＰＩと同一の論理である。
８４が定常にオン状態とされる。そのため、パラレル入
力端子６からの入力データＰＩは、トランジスタ１１．
ラッチ回路８１．トランジスタ８４およびラッチ回路８
２を介してパラレル出力端子７から出力される。このと
き、パラレル入力端子６からの入力データＰＩは、イン
バータ回路８１ａによってその論理が反転された後、再
びインバータ回路８２ａによってその論理が反転される
ため、パラレル出力端子７の出力データＰ０はパラレル
入力端子６からの入力データＰＩと同一の論理である。
次に、ＲＡＭ２ （第８図参照）をテストする第１のテ
ストモードにおいては、まずシリアル入力端子４から期
待値データが入力される。このとき、トランジスタ８３
および８４のゲートには、それぞれ、互いにオーバラッ
プしない２相のシフトクロック信号φ１およびφ２が与
えられる。したがって、シフトレジスタ８は入力された
期待値データのシフト動作を行なう。このシフト動作が
完了すると、ラッチ回路８２の出力端すなわちインバー
タ回路８２ａの出力端には入力された期待値データと同
じ論理のデータが設定されることになる。
ストモードにおいては、まずシリアル入力端子４から期
待値データが入力される。このとき、トランジスタ８３
および８４のゲートには、それぞれ、互いにオーバラッ
プしない２相のシフトクロック信号φ１およびφ２が与
えられる。したがって、シフトレジスタ８は入力された
期待値データのシフト動作を行なう。このシフト動作が
完了すると、ラッチ回路８２の出力端すなわちインバー
タ回路８２ａの出力端には入力された期待値データと同
じ論理のデータが設定されることになる。
次に、ＲＡＭ２からデータが読出され、パラレル入力端
子６に与えられる。イクスクルーシブＮＯＲゲート９１
は、インバータ回路８２ａの出力データとパラレル入力
端子６からの入力データＰＩとを比較し、両データの論
理が一致する場合はその出力の論理が“０°となる。そ
のため、ＮＯＲゲート９２はその一方入力端に与えられ
るネガティブクロック信号ＣＭＰが活性状態（Ｌレベル
）となってもその出力はＬレベル（論理“０“）のまま
である。したがって、トランジスタ１０はオフ状態を保
ち、パラレル入力端子６からの入力データＰＩはシフト
レジスタ８に与えられない。−方、インバータ回路８２
ａの出力データとパラレル入力端子６からの入力データ
ＰＩとの論理が不一致の場合は、イクスクルーシブＮＯ
Ｒゲート９１の出力が論理“１“となる。そのため、Ｎ
ＯＲゲート９２に与えられるネガティブクロック信号Ｃ
ＭＰが活性状態（Ｌレベル）となると、その出力がＨレ
ベル（論理“１＃）となる。その結果、トランジスタ１
０がオンし、パラレル入力端子６からの入力データＰＩ
がラッチ回路８１に与えられる。そのため、パラレル入
力端子６からの入力データＰＩがラッチ回路８１に取込
まれる。これにより、インバータ回路８１ａの入力端に
は、期待値データと反対の論理値のデータが設定される
。
子６に与えられる。イクスクルーシブＮＯＲゲート９１
は、インバータ回路８２ａの出力データとパラレル入力
端子６からの入力データＰＩとを比較し、両データの論
理が一致する場合はその出力の論理が“０°となる。そ
のため、ＮＯＲゲート９２はその一方入力端に与えられ
るネガティブクロック信号ＣＭＰが活性状態（Ｌレベル
）となってもその出力はＬレベル（論理“０“）のまま
である。したがって、トランジスタ１０はオフ状態を保
ち、パラレル入力端子６からの入力データＰＩはシフト
レジスタ８に与えられない。−方、インバータ回路８２
ａの出力データとパラレル入力端子６からの入力データ
ＰＩとの論理が不一致の場合は、イクスクルーシブＮＯ
Ｒゲート９１の出力が論理“１“となる。そのため、Ｎ
ＯＲゲート９２に与えられるネガティブクロック信号Ｃ
ＭＰが活性状態（Ｌレベル）となると、その出力がＨレ
ベル（論理“１＃）となる。その結果、トランジスタ１
０がオンし、パラレル入力端子６からの入力データＰＩ
がラッチ回路８１に与えられる。そのため、パラレル入
力端子６からの入力データＰＩがラッチ回路８１に取込
まれる。これにより、インバータ回路８１ａの入力端に
は、期待値データと反対の論理値のデータが設定される
。
つまり、ネガティブクロック信号ＣＭＰが活性状態とな
っているときに、１度でも期待値データと異なるデータ
がパラレル入力端子６に加えられると、インバータ回路
８１ａおよび８１ｂで構成されるラッチ回路８１の保持
するデータが反転する。
っているときに、１度でも期待値データと異なるデータ
がパラレル入力端子６に加えられると、インバータ回路
８１ａおよび８１ｂで構成されるラッチ回路８１の保持
するデータが反転する。
続いて、シフトレジスタ８がシフト動作を行なう。
これによって、各スキャンレジスタのシフトレジスタ８
に保持されたデータが順次最終段のシフトレジスタＳＲ
ｎから出力される。
に保持されたデータが順次最終段のシフトレジスタＳＲ
ｎから出力される。
次に、論理回路３（第８図参照）のテストを行なう第２
のテストモードの動作を説明する。まず、シリアル入力
端子４からテストデータが入力される。このとき、シフ
トレジスタ８はシフト動作を行ない、入力されたデータ
を順次シフトする。このシフト動作が完了すると、ラッ
チ回路８１および８２にはテストデータが設定される。
のテストモードの動作を説明する。まず、シリアル入力
端子４からテストデータが入力される。このとき、シフ
トレジスタ８はシフト動作を行ない、入力されたデータ
を順次シフトする。このシフト動作が完了すると、ラッ
チ回路８１および８２にはテストデータが設定される。
このとき、インバータ回路８２ａの出力データはテスト
データと同一の論理である。このインバータ回路８２ａ
の出力データは、パラレル出力端子７を介して論理回路
３に与えられる。
データと同一の論理である。このインバータ回路８２ａ
の出力データは、パラレル出力端子７を介して論理回路
３に与えられる。
以上のごとく、従来のスキャンレジスタを用いれば、ア
ドレスごとにシリアルシフト動作によってＲＡＭ２から
データを読出す必要がないので、ＲＡＭ２を効率良くテ
ストすることができる。また、スキャンバス１のシリア
ルシフト動作によって、パラレル出力端子７に対して任
意のデータを与えることができ、ＲＡＭ２の出力側に接
続される論理回路３を容易にテストすることができる。
ドレスごとにシリアルシフト動作によってＲＡＭ２から
データを読出す必要がないので、ＲＡＭ２を効率良くテ
ストすることができる。また、スキャンバス１のシリア
ルシフト動作によって、パラレル出力端子７に対して任
意のデータを与えることができ、ＲＡＭ２の出力側に接
続される論理回路３を容易にテストすることができる。
［発明が解決しようとする課題］
しかしながら、第１０図１こ示す従来のスキャンレジス
タは、パラレル入力端子６からパラレル出力端子７まで
の間に２個のインバータ回路８１ａおよび８２ａが存在
する。そのため、通常モードにおけるＲＡＭ２から論理
回路３への信号伝搬遅延時間が大きく、半導体集積回路
装置の性能が劣化するという問題点があった。
タは、パラレル入力端子６からパラレル出力端子７まで
の間に２個のインバータ回路８１ａおよび８２ａが存在
する。そのため、通常モードにおけるＲＡＭ２から論理
回路３への信号伝搬遅延時間が大きく、半導体集積回路
装置の性能が劣化するという問題点があった。
この発明の目的は、通常モードにおける信号伝搬遅延時
間が極めて小さいスキャンレジスタおよびそれを用いた
テスト回路を提供することである。
間が極めて小さいスキャンレジスタおよびそれを用いた
テスト回路を提供することである。
［課題を解決するための手段］
この発明にかかるスキャンレジスタは、第１の入力端子
と、第１の出力端子と、第２の入力端子と、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の入力端子と第１の出力
端子との間に介挿され、第１の入力端子から入力される
データを保持する。セレクタ手段は、レジスタ手段の保
持データと第２の入力端子からの入力データとのいずれ
か一方を選択して第２の出力端子に導出する。判定手段
は、レジスタ手段の保持データとセレクタ手段を介して
与えられる第２の入力端子からの入力データとを比較し
、その論理の一致、不一致を判定する。反転手段は、判
定手段の判定出力に応答して動作し、レジスタ手段に保
持されているデータの論理を反転させる。
と、第１の出力端子と、第２の入力端子と、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の入力端子と第１の出力
端子との間に介挿され、第１の入力端子から入力される
データを保持する。セレクタ手段は、レジスタ手段の保
持データと第２の入力端子からの入力データとのいずれ
か一方を選択して第２の出力端子に導出する。判定手段
は、レジスタ手段の保持データとセレクタ手段を介して
与えられる第２の入力端子からの入力データとを比較し
、その論理の一致、不一致を判定する。反転手段は、判
定手段の判定出力に応答して動作し、レジスタ手段に保
持されているデータの論理を反転させる。
この発明にかかる他のスキャンレジスタは、第１の入力
端子と、第１の出力端子と、複数の第２の入力端子と、
第２の出力端子と、レジスタ手段と、セレクタ手段と、
判定手段と、反転手段とを備えている。レジスタ手段は
、第１の入力端子と第１の出力端子との間に介挿され、
第１の入力端子から入力されるデータを保持する。セレ
クタ手段は、レジスタ手段の保持データと複数の第２の
入力端子からの複数の入力データの中から１つのデータ
を選択して第２の出力端子に導出する。判定手段は、レ
ジスタ手段の保持データとセレクタ手段を介して与えら
れる第２の入力端子からの入力データとを比較し、その
論理の一致、不一致を判定する。反転手段は、判定手段
の判定出力に応答して動作し、レジスタ手段に保持され
ているデータの論理を反転させる。
端子と、第１の出力端子と、複数の第２の入力端子と、
第２の出力端子と、レジスタ手段と、セレクタ手段と、
判定手段と、反転手段とを備えている。レジスタ手段は
、第１の入力端子と第１の出力端子との間に介挿され、
第１の入力端子から入力されるデータを保持する。セレ
クタ手段は、レジスタ手段の保持データと複数の第２の
入力端子からの複数の入力データの中から１つのデータ
を選択して第２の出力端子に導出する。判定手段は、レ
ジスタ手段の保持データとセレクタ手段を介して与えら
れる第２の入力端子からの入力データとを比較し、その
論理の一致、不一致を判定する。反転手段は、判定手段
の判定出力に応答して動作し、レジスタ手段に保持され
ているデータの論理を反転させる。
この発明にかかるテスト回路、第１の半導体装置の並列
出力端のそれぞれと第２の半導体装置の並列入力端のそ
れぞれとの間に個別的に介挿された複数のスキャンレジ
スタを備えている。各スキャンレジスタは、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の半導体装置のテストの
ための期待値データまたは第２の半導体装置に与えるべ
きテストデータを保持する。セレクタ手段は、レジスタ
手段の保持データと第１の半導体装置の対応する出力デ
ータとのいずれか一方を選択して第２の半導体装置へ出
力する。判定手段は、レジスタ手段の保持データとセレ
クタ手段を介して与えられる第１の半導体装置の出力デ
ータとを比較し、その論理の一致、不一致を判定する。
出力端のそれぞれと第２の半導体装置の並列入力端のそ
れぞれとの間に個別的に介挿された複数のスキャンレジ
スタを備えている。各スキャンレジスタは、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の半導体装置のテストの
ための期待値データまたは第２の半導体装置に与えるべ
きテストデータを保持する。セレクタ手段は、レジスタ
手段の保持データと第１の半導体装置の対応する出力デ
ータとのいずれか一方を選択して第２の半導体装置へ出
力する。判定手段は、レジスタ手段の保持データとセレ
クタ手段を介して与えられる第１の半導体装置の出力デ
ータとを比較し、その論理の一致、不一致を判定する。
反転手段は、判定手段の判定出力に応答して動作し、レ
ジスタ手段に保持されているデータの論理を反転させる
。
ジスタ手段に保持されているデータの論理を反転させる
。
各レジスタ手段は、それぞれ隣接するスキャンレジスタ
に設けられているレジスタ手段と直列に接続されている
。
に設けられているレジスタ手段と直列に接続されている
。
［作用］
この発明においては、第１の半導体装置から第２の入力
端子に与えられるデータがセレクタ手段によってバイパ
スされ、シフトレジスタを通らない経路で第２の出力端
子を介して第２の半導体装置に伝えられる。その結果、
通常モードにおける信号伝搬時間が極めて短いものとな
る。
端子に与えられるデータがセレクタ手段によってバイパ
スされ、シフトレジスタを通らない経路で第２の出力端
子を介して第２の半導体装置に伝えられる。その結果、
通常モードにおける信号伝搬時間が極めて短いものとな
る。
［実施例］
第１図は、この発明の一実施例によるスキャンレジスタ
の構成を示す回路図である。なお、この第１図に示すス
キャンレジスタは、第８図に示すように、第１の半導体
装置（たとえばＲＡＭ）２と第２の半導体装置（たとえ
ば論理回路）３との間に複数直列接続されてスキャンパ
スを構成することを予め述べておく。以下に述べる他の
実施例も同様である。図において、この実施例は以下の
点を除いて第１０図に示す従来のスキャンレジスタと同
様の構成であり、相当する部分には同一の参照番号を付
し、その説明を省略する。この実施例においては、パラ
レル入力端子６がら入力されるデータＰＩは、セレクタ
回路１２を介して直接パラレル出力端子７に与えられる
。すなわち、セレクタ回路１２は、パラレル入力端子６
がらの入力データＰＩとインバータ回路８２ａの出力デ
ータとのいずれか一方を選択してパラレル出力端子７に
与える。また、セレクタ回路１２の出方は、インバータ
回路１３を介してイクスクルーシブＮＯＲゲート９１の
他方入力端に与えられる。また、インバータ回路１３の
出力はトランジスタ１ｏを介してインバータ回路８１ａ
の入力端に与えられる。
の構成を示す回路図である。なお、この第１図に示すス
キャンレジスタは、第８図に示すように、第１の半導体
装置（たとえばＲＡＭ）２と第２の半導体装置（たとえ
ば論理回路）３との間に複数直列接続されてスキャンパ
スを構成することを予め述べておく。以下に述べる他の
実施例も同様である。図において、この実施例は以下の
点を除いて第１０図に示す従来のスキャンレジスタと同
様の構成であり、相当する部分には同一の参照番号を付
し、その説明を省略する。この実施例においては、パラ
レル入力端子６がら入力されるデータＰＩは、セレクタ
回路１２を介して直接パラレル出力端子７に与えられる
。すなわち、セレクタ回路１２は、パラレル入力端子６
がらの入力データＰＩとインバータ回路８２ａの出力デ
ータとのいずれか一方を選択してパラレル出力端子７に
与える。また、セレクタ回路１２の出方は、インバータ
回路１３を介してイクスクルーシブＮＯＲゲート９１の
他方入力端に与えられる。また、インバータ回路１３の
出力はトランジスタ１ｏを介してインバータ回路８１ａ
の入力端に与えられる。
第２図は、第１図に示すセレクタ回路１２の構成の一例
を示す回路図である。図示のごとく、セレクタ回路１２
は、互いに相補的に動作する２組のトランジスタスイッ
チを含む。第１の組のトランジスタスイッチは、Ｎチャ
ネル型トランジスタ１２１とＰチャネル型トランジスタ
１２２とが並列に接続されて構成されている。第２の組
のトランジスタスイッチは、Ｎチャネル型トランジスタ
１２３とＰチャネル型トランジスタ１２４とが並列に接
続されて構成されている。Ｎチャネル型トランジスタ１
２１およびＰチャネル型トランジスタ１２４のゲートに
は、切換制御信号がそのまま与えられる。Ｐチャネル型
トランジスタ１２２およびＮチャネル型トランジスタ１
２３のゲートには、切換制御信号がインバータ回路１２
５によって反転されて与えられる。したがって、トラン
ジスタ１２１および１２２で構成される第１の組のトラ
ンジスタスイッチと、トランジスタ１２３および１２４
で構成される第２の組のトランジスタスイッチとは、相
補的に動作する。すなわち、トランジスタ１２１および
１２２がオンしているときはトランジスタ１２３，１２
４がオフしており、入力データＰＩがそのまま出力デー
タＰＯとなる。
を示す回路図である。図示のごとく、セレクタ回路１２
は、互いに相補的に動作する２組のトランジスタスイッ
チを含む。第１の組のトランジスタスイッチは、Ｎチャ
ネル型トランジスタ１２１とＰチャネル型トランジスタ
１２２とが並列に接続されて構成されている。第２の組
のトランジスタスイッチは、Ｎチャネル型トランジスタ
１２３とＰチャネル型トランジスタ１２４とが並列に接
続されて構成されている。Ｎチャネル型トランジスタ１
２１およびＰチャネル型トランジスタ１２４のゲートに
は、切換制御信号がそのまま与えられる。Ｐチャネル型
トランジスタ１２２およびＮチャネル型トランジスタ１
２３のゲートには、切換制御信号がインバータ回路１２
５によって反転されて与えられる。したがって、トラン
ジスタ１２１および１２２で構成される第１の組のトラ
ンジスタスイッチと、トランジスタ１２３および１２４
で構成される第２の組のトランジスタスイッチとは、相
補的に動作する。すなわち、トランジスタ１２１および
１２２がオンしているときはトランジスタ１２３，１２
４がオフしており、入力データＰＩがそのまま出力デー
タＰＯとなる。
逆に、トランジスタ１２１および１２２がオフしている
ときはトランジスタ１２３および１２４がオンしており
、入力データＳＯが出力データＰＯとして導出される。
ときはトランジスタ１２３および１２４がオンしており
、入力データＳＯが出力データＰＯとして導出される。
なお、第１図において、インバータ回路１３は、セレク
タ回路１２を介して与えられる入力データＰＩがトラン
ジスタ１０を介してラッチ回路８１に与えられるとき、
当該入力データＰＩがインバータ回路８１ｂの出力に打
勝つように当該入力データＰＩの駆動能力を増強するた
めに設けられるものである。したがって、当該入力デー
タＰＩが十分な駆動能力を有している場合は、このイン
バータ回路１３は削除されてもよい。
タ回路１２を介して与えられる入力データＰＩがトラン
ジスタ１０を介してラッチ回路８１に与えられるとき、
当該入力データＰＩがインバータ回路８１ｂの出力に打
勝つように当該入力データＰＩの駆動能力を増強するた
めに設けられるものである。したがって、当該入力デー
タＰＩが十分な駆動能力を有している場合は、このイン
バータ回路１３は削除されてもよい。
次に、第１図に示すスキャンレジスタの動作を説明する
。
。
まず、通常モードにおいては、セレクタ回路１２はパラ
レル入力端子６からの入力データＰＩを選択するように
切換えられている。したがって、ＲＡＭ２ （第８図参
照）から読出されてパラレル入力端子６に与えられた入
力データＰＩはセレクタ回路１２のみを介してパラレル
出力端子７から論理回路３（第８図参照）に与えられる
。ここで、セレクタ回路１２の遅延時間は、第１０図に
おけるインバータ回路８１ａおよび８２ａの遅延時間に
比べて短いので、データの伝搬遅延による半導体集積回
路装置の性能劣化を招くことはほとんどない。
レル入力端子６からの入力データＰＩを選択するように
切換えられている。したがって、ＲＡＭ２ （第８図参
照）から読出されてパラレル入力端子６に与えられた入
力データＰＩはセレクタ回路１２のみを介してパラレル
出力端子７から論理回路３（第８図参照）に与えられる
。ここで、セレクタ回路１２の遅延時間は、第１０図に
おけるインバータ回路８１ａおよび８２ａの遅延時間に
比べて短いので、データの伝搬遅延による半導体集積回
路装置の性能劣化を招くことはほとんどない。
次に、ＲＡＭ２をテストするための第１のテストモード
における動作を説明する。この第１のテストモードにお
いては、セレクタ回路１２はパラレル入力端子６からの
入力データＰＩを選択するように切換えられている。こ
こで、入力データＰ■はインバータ回路１３によって反
転された後イクスクルーシブＮＯＲゲート９１およびト
ランジスタ１０に与えられるので、期待値データとして
はＲＡＭ２に予め書込まれるテストデータとは反対の論
理のデータが用いられる。すなわち、ＲＡＭ２の全アド
レスに論理“０”のデータが書込まれる場合は、期待値
データとして論理“１“のデータが用いられる。逆に、
ＲＡＭ２の全アドレスに論理“１”のデータが書込まれ
る場合は、期待値データとして論理“０”のデータが用
いられる。
における動作を説明する。この第１のテストモードにお
いては、セレクタ回路１２はパラレル入力端子６からの
入力データＰＩを選択するように切換えられている。こ
こで、入力データＰ■はインバータ回路１３によって反
転された後イクスクルーシブＮＯＲゲート９１およびト
ランジスタ１０に与えられるので、期待値データとして
はＲＡＭ２に予め書込まれるテストデータとは反対の論
理のデータが用いられる。すなわち、ＲＡＭ２の全アド
レスに論理“０”のデータが書込まれる場合は、期待値
データとして論理“１“のデータが用いられる。逆に、
ＲＡＭ２の全アドレスに論理“１”のデータが書込まれ
る場合は、期待値データとして論理“０”のデータが用
いられる。
このような期待値データがシリアル入力端子４がら入力
されると、シフトレジスタ８のシフト動作によってラッ
チ回路８１および８２に当該期待値データが設定される
。ＲＡＭ２が正常な場合は、インバータ回路８２ａの出
力と入力データＰＩとの論理が不一致となる。したがっ
てイクスクルーシブＮＯＲゲート９１への２入力の論理
が一致しているので、当該イクスクルーシブＮＯＲゲー
ト９１の出力の論理は“１”となる。したがって、ネガ
ティブクロック信号ＣＭＰが活性状態（Ｌレベル）とな
ってもＮＯＲゲート９２の出力の論理は“０″であり、
トランジスタ１ｏはオフされたままとなっている。その
ため、ラッチ回路８１の保持デー タは反転されない。
されると、シフトレジスタ８のシフト動作によってラッ
チ回路８１および８２に当該期待値データが設定される
。ＲＡＭ２が正常な場合は、インバータ回路８２ａの出
力と入力データＰＩとの論理が不一致となる。したがっ
てイクスクルーシブＮＯＲゲート９１への２入力の論理
が一致しているので、当該イクスクルーシブＮＯＲゲー
ト９１の出力の論理は“１”となる。したがって、ネガ
ティブクロック信号ＣＭＰが活性状態（Ｌレベル）とな
ってもＮＯＲゲート９２の出力の論理は“０″であり、
トランジスタ１ｏはオフされたままとなっている。その
ため、ラッチ回路８１の保持デー タは反転されない。
一方、ＲＡＭ２に異常が発生した場合は、インバータ回
路８２ａの出力と入力データＰＩとの論理が一致するの
で、イクスクルーシブＮＯＲゲート９１への２入力の論
理が不一致となり、当該イクスクルーシブＮＯＲゲート
９１の出力の論理が′０゛となる。したがって、ＮＯＲ
ゲート９２に与えられるネガティブクロック信号ＣＭＰ
が活性状態となると、ＮＯＲゲート９２出力の論理が“
１”となる。応じて、トランジスタ１０がオンし、イン
バータ回路１３の出力がラッチ回路８１に取込まれる。
路８２ａの出力と入力データＰＩとの論理が一致するの
で、イクスクルーシブＮＯＲゲート９１への２入力の論
理が不一致となり、当該イクスクルーシブＮＯＲゲート
９１の出力の論理が′０゛となる。したがって、ＮＯＲ
ゲート９２に与えられるネガティブクロック信号ＣＭＰ
が活性状態となると、ＮＯＲゲート９２出力の論理が“
１”となる。応じて、トランジスタ１０がオンし、イン
バータ回路１３の出力がラッチ回路８１に取込まれる。
このとき、インバータ回路１３の出力データの論理は、
インバータ回路８１ｂの出力データの論理との論理と反
対の関係にあるので、ラッチ回路８１の保持データの論
理が反転される。その後、シフトレジスタ８のシフト動
作によって、各ラッチ回路８１および８２に保持された
データがシリアル出力端子５から出力される。
インバータ回路８１ｂの出力データの論理との論理と反
対の関係にあるので、ラッチ回路８１の保持データの論
理が反転される。その後、シフトレジスタ８のシフト動
作によって、各ラッチ回路８１および８２に保持された
データがシリアル出力端子５から出力される。
次に、論理回路３のテストを行なうための第２のテスト
モードの動作を説明する。この第２のテストモードにお
いては、セレクタ回路１２はシフトレジスタ８の出力す
なわちインバータ回路８２ａの出力を選択するように切
換えられる。シリアル入力端子４から入力されるテスト
データは、シフトレジスタ８のシフト動作によって各ラ
ッチ回路８１および８２に設定される。この設定動作が
完了すると、ラッチ回路８２に保持されたテストデータ
がセレクタ回路１２を介してパラレル出力端子７から論
理回路３へ与えられる。
モードの動作を説明する。この第２のテストモードにお
いては、セレクタ回路１２はシフトレジスタ８の出力す
なわちインバータ回路８２ａの出力を選択するように切
換えられる。シリアル入力端子４から入力されるテスト
データは、シフトレジスタ８のシフト動作によって各ラ
ッチ回路８１および８２に設定される。この設定動作が
完了すると、ラッチ回路８２に保持されたテストデータ
がセレクタ回路１２を介してパラレル出力端子７から論
理回路３へ与えられる。
第３図は、この発明の他の実施例によるスキャンレジス
タの構成を示す回路図である。図において、この実施例
では、インバータ回路８１ａの出力がイクスクルーシブ
ＮＯＲゲート９１の一方入力端に与えられている。また
、トランジスタ１０はインバータ回路１３とインバータ
回路８２ａの入力端との間に接続されている。その他の
構成は、第１図に示す実施例と同様である。
タの構成を示す回路図である。図において、この実施例
では、インバータ回路８１ａの出力がイクスクルーシブ
ＮＯＲゲート９１の一方入力端に与えられている。また
、トランジスタ１０はインバータ回路１３とインバータ
回路８２ａの入力端との間に接続されている。その他の
構成は、第１図に示す実施例と同様である。
すなわち、第３図の実施例では、ラッチ回路８１の保持
データがインバータ回路１３の出力と比較される。この
比較の結果、ＲＡＭ２からの入力データＰＩに異常が発
生している場合は、トランジスタ１０がオンされてラッ
チ回路８２の保持データの論理が反転される。その他の
動作は、第１図に示す実施例と同様である。
データがインバータ回路１３の出力と比較される。この
比較の結果、ＲＡＭ２からの入力データＰＩに異常が発
生している場合は、トランジスタ１０がオンされてラッ
チ回路８２の保持データの論理が反転される。その他の
動作は、第１図に示す実施例と同様である。
なお、第３図の実施例では、ＲＡＭ２に予め書込まれる
テストデータと同一の論理の期待値データが用いられる
。
テストデータと同一の論理の期待値データが用いられる
。
第４図は、この発明のさらに他の実施例の構成を示す回
路図である。第３図の実施例ではインバータ回路８２ａ
の出力がセレクタ回路１２に与えられていたが、この第
４図の実施例ではインバータ回路８１ａの出力がインバ
ータ回路１５を介してセレクタ回路１２に与えられてい
る。それ以外の構成は、第１図に示す実施例と同様であ
る。
路図である。第３図の実施例ではインバータ回路８２ａ
の出力がセレクタ回路１２に与えられていたが、この第
４図の実施例ではインバータ回路８１ａの出力がインバ
ータ回路１５を介してセレクタ回路１２に与えられてい
る。それ以外の構成は、第１図に示す実施例と同様であ
る。
インバータ回路８１Ｈの出力の論理とインバータ回路８
２ａの出力の論理とは常に反転した関係にあるので、イ
ンバータ回路１５の出力はインバータ回路８２ａの出力
と常に同一の論理である。
２ａの出力の論理とは常に反転した関係にあるので、イ
ンバータ回路１５の出力はインバータ回路８２ａの出力
と常に同一の論理である。
したがって、第４図の実施例の動作は、第３図の実施例
の動作と全く同様である。
の動作と全く同様である。
第５図は、この発明のさらに他の実施例によるスキャン
レジスタの構成を示す回路図である。図において、この
第５図の実施例が適用される半導体集積回路装置は、第
１の半導体装置として複数のＲＡＭ２１〜２ｎを備えて
いる。スキャンレジスタは、これらＲＡＭ２１〜２ｎか
らの入力データｐＨ〜Ｐｌｎを、それぞれ、パラレル入
力端子６１〜６ｎに受ける。パラレル入力端子６１〜６
ｎとパラレル出力端子７との間には、それぞれ、スイッ
チＳＷＩ〜ＳＷｎが介挿されている。また、インバータ
回路８２ａの出力端とパラレル出力端子７との間には、
スイッチＳＷＯが介挿されている。その他の構成は、第
１図に示す実施例と同様である。
レジスタの構成を示す回路図である。図において、この
第５図の実施例が適用される半導体集積回路装置は、第
１の半導体装置として複数のＲＡＭ２１〜２ｎを備えて
いる。スキャンレジスタは、これらＲＡＭ２１〜２ｎか
らの入力データｐＨ〜Ｐｌｎを、それぞれ、パラレル入
力端子６１〜６ｎに受ける。パラレル入力端子６１〜６
ｎとパラレル出力端子７との間には、それぞれ、スイッ
チＳＷＩ〜ＳＷｎが介挿されている。また、インバータ
回路８２ａの出力端とパラレル出力端子７との間には、
スイッチＳＷＯが介挿されている。その他の構成は、第
１図に示す実施例と同様である。
上記のような構成を有する第５図の実施例においては、
通常モードのとき、スイッチＳＷＩ〜ＳＷｎのいずれか
１つがオンされてＲＡＭ２１〜２ｎのいずれか１つから
入力されるデータがパラレル出力端子７に与えられる。
通常モードのとき、スイッチＳＷＩ〜ＳＷｎのいずれか
１つがオンされてＲＡＭ２１〜２ｎのいずれか１つから
入力されるデータがパラレル出力端子７に与えられる。
同様に、ＲＡＭをテストするための第１のテストモード
においても、テストすべきＲＡＭに対応するスイッチが
オンされてそのＲＡＭから入力されるデータがインバー
夕回路１３に与えられる。一方、パラレル出力端子７に
接続される論理回路３をテストするための第２のテスト
モードにおいては、スイッチＳＷ１〜ＳＷｎがすべてオ
フされるとともに、スイッチＳＷＯがオンされる。その
ため、シフトレジスタ８のラッチ回路８２に保持された
テストデータがスイッチＳＷＯを介してパラレル出力端
子７から論理回路３に与えられる。その他の動作は、第
１図に示す実施例と同様である。
においても、テストすべきＲＡＭに対応するスイッチが
オンされてそのＲＡＭから入力されるデータがインバー
夕回路１３に与えられる。一方、パラレル出力端子７に
接続される論理回路３をテストするための第２のテスト
モードにおいては、スイッチＳＷ１〜ＳＷｎがすべてオ
フされるとともに、スイッチＳＷＯがオンされる。その
ため、シフトレジスタ８のラッチ回路８２に保持された
テストデータがスイッチＳＷＯを介してパラレル出力端
子７から論理回路３に与えられる。その他の動作は、第
１図に示す実施例と同様である。
第６図は、第５図に示すスイッチＳＷＩ〜ＳＷｎ、ＳＷ
Ｏの構成の一例を示す回路図である。図において、各ス
イッチＳＷＩ 〜ＳＷｎ、ＳＷＯは、並列に接続された
Ｎチャネル型トランジスタ１６およびＰチャネル型トラ
ンジスタ１７を含む。Ｎチャネル型トランジスタ１６の
ゲートには切換制御信号がそのまま与えられる。Ｐチャ
ネル型トランジスタ１７のゲートには切換制御信号がイ
ンバータ回路１８を介して与えられる。したがって、ト
ランジスタ１６および１７は切換制御信号がＨレベルの
ときいずれもオン状態となり、Ｌレベルのときいずれも
オフ状態となる。したがって、トランジスタ１６および
１７はスイッチとしての機能を有する。
Ｏの構成の一例を示す回路図である。図において、各ス
イッチＳＷＩ 〜ＳＷｎ、ＳＷＯは、並列に接続された
Ｎチャネル型トランジスタ１６およびＰチャネル型トラ
ンジスタ１７を含む。Ｎチャネル型トランジスタ１６の
ゲートには切換制御信号がそのまま与えられる。Ｐチャ
ネル型トランジスタ１７のゲートには切換制御信号がイ
ンバータ回路１８を介して与えられる。したがって、ト
ランジスタ１６および１７は切換制御信号がＨレベルの
ときいずれもオン状態となり、Ｌレベルのときいずれも
オフ状態となる。したがって、トランジスタ１６および
１７はスイッチとしての機能を有する。
また、各スイッチＳ Ｗ １〜Ｓ Ｗ ｎ 、 Ｓ
Ｗ Ｏは、第７図に示すように、トライステートバッフ
ァ１９が用いられてもよい。このトライステートバッフ
ァ１９は、切換制御信号が非活性状態のときスルー状態
となって入力データＰＩがそのまま出力データＰＯとな
る。一方、切換制御信号が活性状態のとき、トライステ
ートバッファ１９はその入力端と出力端との間がハイイ
ンピーダンス状態となる。したがって、入力データＰ！
は出力端側に伝達されない。
Ｗ Ｏは、第７図に示すように、トライステートバッフ
ァ１９が用いられてもよい。このトライステートバッフ
ァ１９は、切換制御信号が非活性状態のときスルー状態
となって入力データＰＩがそのまま出力データＰＯとな
る。一方、切換制御信号が活性状態のとき、トライステ
ートバッファ１９はその入力端と出力端との間がハイイ
ンピーダンス状態となる。したがって、入力データＰ！
は出力端側に伝達されない。
なお、以上説明した実施例においては、レシオ型のラッ
チ回路８１および８２を用いてシフトレジスタ８を構成
したが、他のラッチ回路を用いてシフトレジスタを構成
するようにしてもよい。
チ回路８１および８２を用いてシフトレジスタ８を構成
したが、他のラッチ回路を用いてシフトレジスタを構成
するようにしてもよい。
Ｃ発明の効果］
以上のように、この発明によれば、第１の半導体装置か
ら第２の入力端子（パラレル入力端子）に与えられるデ
ータがセレクタ手段によってバイパスされて第２の出力
端子（パラレル出力端子）から第２の半導体装置へ与え
られるので、通常モードにおける信号の伝搬遅延時間が
極めて小さいスキャンレジスタおよびそれを用いたテス
ト回路を得ることができる。したがって、速度性能の劣
化が極めて少ない半導体集積回路装置を得ることができ
る。
ら第２の入力端子（パラレル入力端子）に与えられるデ
ータがセレクタ手段によってバイパスされて第２の出力
端子（パラレル出力端子）から第２の半導体装置へ与え
られるので、通常モードにおける信号の伝搬遅延時間が
極めて小さいスキャンレジスタおよびそれを用いたテス
ト回路を得ることができる。したがって、速度性能の劣
化が極めて少ない半導体集積回路装置を得ることができ
る。
第１図は、この発明の第１の実施例によるスキャンレジ
スタの構成を示す回路図である。 第２図は、第１図に示すセレクタ回路の構成の一例を示
す回路図である。 第３図は、この発明の第２の実施例によるスキャンレジ
スタの構成を示す回路図である。 第４図は、この発明の第３の実施例によるスキャンレジ
スタの構成を示す回路図である。 第５図は、この発明の第４の実施例によるスキャンレジ
スタの構成を示す回路図である。 第６図は、第５図に示すスイッチの構成の一例を示す回
路図である。 第７図は、第５図に示すスイッチの構成の他の例を示す
回路図である。 第８図はスキャンパスをテスト回路として用いた半導体
集積回路装置の概略構成を示すブロック図である。 第９図は、第８図に示すスキャンパスの構成を示すブロ
ック図である。 第１０図は、従来のスキャンレジスタの構成を示す回路
図である。 図において、１はスキャンパス、２．２１〜２ｎはＲＡ
Ｍ、３は論理回路、ＳＲＩ 〜ＳＲｎはスキャンレジス
タ、４は第１の入力端子（シリアル入力端子）、５は第
１の出力端子（シリアル出力端子）、６は第２の入力端
子（パラレル入力端子）、７は第２の出力端子（パラレ
ル出力端子）、８はシフトレジスタ、８１および８２は
レシオ型のラッチ回路、９は判定回路、１２はセレクタ
回路、ＳＷＩ〜Ｓ Ｗ ｎ 、 Ｓ Ｗ Ｏはスイッ
チを示す。 Ｚ６ス 第７図 島 ８ 図 １絢理凹夛＆３、 手 続 補 正 書 （自発） １２１０ 平成 年 月 日 １、事件の表示 特願平 １−２５５９２４ 号 ２、発明の名称 スキャンレジスタおよびそれを用いたテスト回路３、補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社想者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１１頁第１９行の「論理が“０”とな
る。」を「論理が“１”となる。」に補正する。 （２） 明細書第１２頁第９行の「論理“１”となる。 」を「論理“０”となる。」に補正する。 （３） 明細書第２３頁第１４行ないし第１５行の「各
ラッチ回路８１および８２に保持された」を「ラッチ回
路８１に保持された」に補正する。 以上
スタの構成を示す回路図である。 第２図は、第１図に示すセレクタ回路の構成の一例を示
す回路図である。 第３図は、この発明の第２の実施例によるスキャンレジ
スタの構成を示す回路図である。 第４図は、この発明の第３の実施例によるスキャンレジ
スタの構成を示す回路図である。 第５図は、この発明の第４の実施例によるスキャンレジ
スタの構成を示す回路図である。 第６図は、第５図に示すスイッチの構成の一例を示す回
路図である。 第７図は、第５図に示すスイッチの構成の他の例を示す
回路図である。 第８図はスキャンパスをテスト回路として用いた半導体
集積回路装置の概略構成を示すブロック図である。 第９図は、第８図に示すスキャンパスの構成を示すブロ
ック図である。 第１０図は、従来のスキャンレジスタの構成を示す回路
図である。 図において、１はスキャンパス、２．２１〜２ｎはＲＡ
Ｍ、３は論理回路、ＳＲＩ 〜ＳＲｎはスキャンレジス
タ、４は第１の入力端子（シリアル入力端子）、５は第
１の出力端子（シリアル出力端子）、６は第２の入力端
子（パラレル入力端子）、７は第２の出力端子（パラレ
ル出力端子）、８はシフトレジスタ、８１および８２は
レシオ型のラッチ回路、９は判定回路、１２はセレクタ
回路、ＳＷＩ〜Ｓ Ｗ ｎ 、 Ｓ Ｗ Ｏはスイッ
チを示す。 Ｚ６ス 第７図 島 ８ 図 １絢理凹夛＆３、 手 続 補 正 書 （自発） １２１０ 平成 年 月 日 １、事件の表示 特願平 １−２５５９２４ 号 ２、発明の名称 スキャンレジスタおよびそれを用いたテスト回路３、補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社想者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１１頁第１９行の「論理が“０”とな
る。」を「論理が“１”となる。」に補正する。 （２） 明細書第１２頁第９行の「論理“１”となる。 」を「論理“０”となる。」に補正する。 （３） 明細書第２３頁第１４行ないし第１５行の「各
ラッチ回路８１および８２に保持された」を「ラッチ回
路８１に保持された」に補正する。 以上
Claims (3)
- （１）第１の入力端子、 第１の出力端子、 第２の入力端子、 第２の出力端子、 前記第１の入力端子と前記第１の出力端子との間に介挿
され、当該第１の入力端子から入力されるデータを保持
するためのレジスタ手段、 前記レジスタ手段の保持データと前記第２の入力端子か
らの入力データのいずれか一方を選択して前記第２の出
力端子に導出するセレクタ手段、前記レジスタ手段の保
持データと前記セレクタ手段を介して与えられる前記第
２の入力端子からの入力データとを比較し、その論理の
一致、不一致を判定する判定手段、および 前記判定手段の判定出力に応答して動作し、前記レジス
タ手段に保持されているデータの論理を反転させるため
の反転手段を備える、スキャンレジスタ。 - （２）第１の入力端子、 第１の出力端子、 複数の第２の入力端子、 第２の出力端子、 前記第１の入力端子と前記第１の出力端子との間に介挿
され、当該第１の入力端子から入力されるデータを保持
するためのレジスタ手段、 前記レジスタ手段の保持データと前記複数の第２の入力
端子からの複数の入力データの中から１つのデータを選
択して前記第２の入力端子に導出するためのセレクタ手
段、 前記レジスタ手段の保持データと前記セレクタ手段を介
して与えられる前記第２の入力端子からの入力データと
を比較し、その論理の一致、不一致を判定する判定手段
、および 前記判定手段の判定出力に応答して動作し、前記レジス
タ手段に保持されているデータの論理を反転させるため
の反転手段を備える、スキャンレジスタ。 - （３）第１の半導体装置の並列出力端のそれぞれと第２
の半導体装置の並列入力端のそれぞれとの間に個別的に
介挿された複数のスキャンレジスタを備えるテスト回路
であって、前記スキャンレジスタは、 前記第１の半導体装置のテストのための期待値データま
たは前記第２の半導体装置に与えるべきテストデータを
保持するレジスタ手段と、前記レジスタ手段の保持デー
タと前記第１の半導体装置の対応する出力データとのい
ずれか一方を選択して前記第２の半導体装置へ出力する
セレクタ手段と、 前記レジスタ手段の保持データと前記セレクタ手段を介
して与えられる前記第１の半導体装置の出力データとを
比較し、その論理の一致、不一致を判定する判定手段と
、 前記判定手段の判定出力に応答して動作し、前記レジス
タ手段に保持されているデータの論理を反転させるため
の反転手段とを含み、 前記レジスタ手段は、それぞれ隣接するスキャンレジス
タに設けられているレジスタ手段と直列に接続されてい
る、テスト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255924A JPH0682326B2 (ja) | 1989-09-29 | 1989-09-29 | スキャンレジスタおよびそれを用いたテスト回路 |
| US07/588,877 US5197070A (en) | 1989-09-29 | 1990-09-27 | Scan register and testing circuit using the same |
| DE4030790A DE4030790A1 (de) | 1989-09-29 | 1990-09-28 | Abtastregister und testschaltkreis, der dieses benutzt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255924A JPH0682326B2 (ja) | 1989-09-29 | 1989-09-29 | スキャンレジスタおよびそれを用いたテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03118641A true JPH03118641A (ja) | 1991-05-21 |
| JPH0682326B2 JPH0682326B2 (ja) | 1994-10-19 |
Family
ID=17285463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255924A Expired - Lifetime JPH0682326B2 (ja) | 1989-09-29 | 1989-09-29 | スキャンレジスタおよびそれを用いたテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5197070A (ja) |
| JP (1) | JPH0682326B2 (ja) |
| DE (1) | DE4030790A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331570A (en) * | 1992-03-27 | 1994-07-19 | Mitsubishi Electric Research Laboratories, Inc. | Method for generating test access procedures |
| US5479127A (en) * | 1994-11-10 | 1995-12-26 | National Semiconductor Corporation | Self-resetting bypass control for scan test |
| JPH08136615A (ja) * | 1994-11-11 | 1996-05-31 | Advantest Corp | 半導体試験装置のタイミング位相調整回路 |
| GB2290895A (en) * | 1995-04-10 | 1996-01-10 | Memory Corp Plc | Shift register with comparator |
| US6263463B1 (en) * | 1996-05-10 | 2001-07-17 | Advantest Corporation | Timing adjustment circuit for semiconductor test system |
| JPH1083698A (ja) * | 1996-09-05 | 1998-03-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE19652003C1 (de) * | 1996-12-13 | 1997-10-09 | Siemens Ag | Parallel/Seriell-Wandler |
| US6848067B2 (en) * | 2002-03-27 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | Multi-port scan chain register apparatus and method |
| JP2005189230A (ja) * | 2003-12-01 | 2005-07-14 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2014137292A (ja) * | 2013-01-17 | 2014-07-28 | Fujitsu Semiconductor Ltd | スキャン回路、半導体装置および半導体装置の試験方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071493B2 (ja) * | 1987-06-11 | 1995-01-11 | 三菱電機株式会社 | テスト補助回路 |
| US4996691A (en) * | 1988-09-21 | 1991-02-26 | Northern Telecom Limited | Integrated circuit testing method and apparatus and integrated circuit devices for use therewith |
| US5103450A (en) * | 1989-02-08 | 1992-04-07 | Texas Instruments Incorporated | Event qualified testing protocols for integrated circuits |
-
1989
- 1989-09-29 JP JP1255924A patent/JPH0682326B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-27 US US07/588,877 patent/US5197070A/en not_active Expired - Fee Related
- 1990-09-28 DE DE4030790A patent/DE4030790A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE4030790C2 (ja) | 1992-09-03 |
| DE4030790A1 (de) | 1991-04-18 |
| US5197070A (en) | 1993-03-23 |
| JPH0682326B2 (ja) | 1994-10-19 |
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