JP2926575B2 - データ出力バッファ用クロック調節装置 - Google Patents
データ出力バッファ用クロック調節装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Description
【０００１】
【発明の属する技術分野】本発明は、データ出力バッフ
ァ用クロック調節装置に係るもので、詳しくは、入力し
たクロック信号の周期に応じてデータ出力バッファのデ
ータアクセス時間及び出力信号維持時間を調節し得るよ
うにしたデータ出力バッファ用クロック調節装置に関す
る。
ァ用クロック調節装置に係るもので、詳しくは、入力し
たクロック信号の周期に応じてデータ出力バッファのデ
ータアクセス時間及び出力信号維持時間を調節し得るよ
うにしたデータ出力バッファ用クロック調節装置に関す
る。
【０００２】
【従来の技術】一般に、ＤＲＡＭの従来のデータ出力バ
ッファ用クロック調節装置においては、図８に示すよう
に、入力したクロック信号ＣＬＯＣＫを所定時間の間遅
延させてクロック信号ＣＬＫＤ０及び出力イネーブル信
号ＯＵＴＥＮ−ｂを発生するクロック調節器１０から構
成されていた。そして、このクロック調節器１０から出
力したクロック信号ＣＬＫＤ０及び出力イネーブル信号
ＯＵＴＥＮ−ｂにより、入力したデータをデータ出力バ
ッファ１１はバッファーリングして出力信号ＯＵＴＰＵ
Ｔを発生するようなっている。
ッファ用クロック調節装置においては、図８に示すよう
に、入力したクロック信号ＣＬＯＣＫを所定時間の間遅
延させてクロック信号ＣＬＫＤ０及び出力イネーブル信
号ＯＵＴＥＮ−ｂを発生するクロック調節器１０から構
成されていた。そして、このクロック調節器１０から出
力したクロック信号ＣＬＫＤ０及び出力イネーブル信号
ＯＵＴＥＮ−ｂにより、入力したデータをデータ出力バ
ッファ１１はバッファーリングして出力信号ＯＵＴＰＵ
Ｔを発生するようなっている。
【０００３】前記データ出力バッファ１１においては、
図９に示すように、入力するクロック信号ＣＬＫＤ０の
上昇エッジでデータＤＡＴＡをラッチするデータラッチ
部２０と、該データラッチ部２０から出力されたデータ
ＤＡＴＡの出力を出力イネーブル信号ＯＵＴＥＮ−ｂに
より決定する出力イネーブル部２１と、該出力イネーブ
ル部２１の出力信号により駆動して出力信号ＯＵＴＰＵ
Ｔを発生する出力駆動部２２と、を備えていた。
図９に示すように、入力するクロック信号ＣＬＫＤ０の
上昇エッジでデータＤＡＴＡをラッチするデータラッチ
部２０と、該データラッチ部２０から出力されたデータ
ＤＡＴＡの出力を出力イネーブル信号ＯＵＴＥＮ−ｂに
より決定する出力イネーブル部２１と、該出力イネーブ
ル部２１の出力信号により駆動して出力信号ＯＵＴＰＵ
Ｔを発生する出力駆動部２２と、を備えていた。
【０００４】前記データラッチ部２０においては、クロ
ック信号ＣＬＫＤ０を反転させて信号ＣＡを発生するイ
ンバーター２０ａと、該インバーター２０ａから出力し
た信号ＣＡを反転させて信号ＣＢを発生するインバータ
ー２０ｂと、該インバーター２０ｂから出力された信号
ＣＢ及び前記インバーター２０ａから出力された信号Ｃ
Ａをそれぞれ反転端子及び非反転端子に入力してデータ
ＤＡＴＡをスイッチングする伝送ゲート２０ｃと、該伝
送ゲート２０ｃの出力信号をラッチするためのインバー
ター２０ｄ，２０ｅと、前記信号ＣＡ及び信号ＣＢを反
転端子及び非反転端子にそれぞれ入力して、前記インバ
ーター２０ｄの出力信号をスイッチングする伝送ゲート
２０ｆと、該伝送ゲート２０ｆの出力信号をラッチする
ためのインバーター２０ｇ，２０ｈと、を備えていた。
ック信号ＣＬＫＤ０を反転させて信号ＣＡを発生するイ
ンバーター２０ａと、該インバーター２０ａから出力し
た信号ＣＡを反転させて信号ＣＢを発生するインバータ
ー２０ｂと、該インバーター２０ｂから出力された信号
ＣＢ及び前記インバーター２０ａから出力された信号Ｃ
Ａをそれぞれ反転端子及び非反転端子に入力してデータ
ＤＡＴＡをスイッチングする伝送ゲート２０ｃと、該伝
送ゲート２０ｃの出力信号をラッチするためのインバー
ター２０ｄ，２０ｅと、前記信号ＣＡ及び信号ＣＢを反
転端子及び非反転端子にそれぞれ入力して、前記インバ
ーター２０ｄの出力信号をスイッチングする伝送ゲート
２０ｆと、該伝送ゲート２０ｆの出力信号をラッチする
ためのインバーター２０ｇ，２０ｈと、を備えていた。
【０００５】前記出力イネーブル部２１においては、出
力イネーブル信号ＯＵＴＥＮ−ｂを反転させるインバー
ター２１ｃと、該インバーター２１ｃの出力信号と前記
データラッチ部２０のインバーター２０ｇの出力信号と
を否定論理積するＮＡＮＤゲート２１ａと、出力イネー
ブル信号ＯＵＴＥＮ−ｂと前記データラッチ部２０のイ
ンバーター２０ｇの出力信号とを否定論理和するＮＯＲ
ゲート２１ｂと、を備えていた。
力イネーブル信号ＯＵＴＥＮ−ｂを反転させるインバー
ター２１ｃと、該インバーター２１ｃの出力信号と前記
データラッチ部２０のインバーター２０ｇの出力信号と
を否定論理積するＮＡＮＤゲート２１ａと、出力イネー
ブル信号ＯＵＴＥＮ−ｂと前記データラッチ部２０のイ
ンバーター２０ｇの出力信号とを否定論理和するＮＯＲ
ゲート２１ｂと、を備えていた。
【０００６】前記出力駆動部２２においては、前記出力
イネーブル部２１のＮＡＮＤゲート２１ａの出力信号を
受けるゲート、電源電圧ＶＣＣを受けるソース、及び出
力信号ＯＵＴＰＵＴを発生するドレインを有するＰＭＯ
Ｓトランジスタ２２ａと、該ＰＭＯＳトランジスタ２２
ａのドレインに連結されたドレイン、前記出力イネーブ
ル部２１のＮＯＲゲート２１ｂの出力信号を受けるゲー
ト、接地電源Ｖｓｓに連結されたソースを有するＮＭＯ
Ｓトランジスタ２２ｂと、を備えていた。
イネーブル部２１のＮＡＮＤゲート２１ａの出力信号を
受けるゲート、電源電圧ＶＣＣを受けるソース、及び出
力信号ＯＵＴＰＵＴを発生するドレインを有するＰＭＯ
Ｓトランジスタ２２ａと、該ＰＭＯＳトランジスタ２２
ａのドレインに連結されたドレイン、前記出力イネーブ
ル部２１のＮＯＲゲート２１ｂの出力信号を受けるゲー
ト、接地電源Ｖｓｓに連結されたソースを有するＮＭＯ
Ｓトランジスタ２２ｂと、を備えていた。
【０００７】そして、このように構成されたデータ出力
バッファ１１がＤＲＡＭに複数個備えられ、各データ出
力バッファ１１は割当てられたデータ信号を受け、クロ
ック調節器１０からのイネーブル信号ＯＵＴＥＮ−ｂ及
びクロック信号ＣＬＫＤ０により出力が調節される。こ
のように構成されたデータ出力バッファ１１の動作を説
明する。
バッファ１１がＤＲＡＭに複数個備えられ、各データ出
力バッファ１１は割当てられたデータ信号を受け、クロ
ック調節器１０からのイネーブル信号ＯＵＴＥＮ−ｂ及
びクロック信号ＣＬＫＤ０により出力が調節される。こ
のように構成されたデータ出力バッファ１１の動作を説
明する。
【０００８】クロック調節器１０は、図１０（Ａ）に示
すようなクロック信号ＣＬＯＣＫを所定時間の間遅延さ
せて図１０（Ｂ）に示すようなクロック信号ＣＬＫＤ０
をデータ出力バッファ１１に出力し、且つ、図１０
（Ｃ）に示すような出力イネーブル信号ＯＵＴＥＮ−ｂ
をデータ出力バッファ１１の出力イネーブル部２１に出
力する。この場合、前記クロック信号ＣＬＫＤ０がロー
レベルであるとき、例えば図１０（Ｄ）に示すようなデ
ータＤＡＴＡは伝送ゲート２０ｃを通過して、前記クロ
ック信号ＣＬＫＤ０がハイレベルに遷移される以前にイ
ンバーター２０ｄ、２０ｅによりラッチされる。
すようなクロック信号ＣＬＯＣＫを所定時間の間遅延さ
せて図１０（Ｂ）に示すようなクロック信号ＣＬＫＤ０
をデータ出力バッファ１１に出力し、且つ、図１０
（Ｃ）に示すような出力イネーブル信号ＯＵＴＥＮ−ｂ
をデータ出力バッファ１１の出力イネーブル部２１に出
力する。この場合、前記クロック信号ＣＬＫＤ０がロー
レベルであるとき、例えば図１０（Ｄ）に示すようなデ
ータＤＡＴＡは伝送ゲート２０ｃを通過して、前記クロ
ック信号ＣＬＫＤ０がハイレベルに遷移される以前にイ
ンバーター２０ｄ、２０ｅによりラッチされる。
【０００９】このような状態で、図１０（Ｃ）に示すよ
うに、出力イネーブル信号ＯＵＴＥＮ−ｂがローレベル
に遷移されると、出力イネーブル部２１のＮＡＮＤゲー
ト２１ａは各インバーター２０ｇ、２０ｈによりラッチ
されたＤＡノードのハイデータＤＡＴＡを出力駆動部２
２に伝送して、出力がハイインピーダンス状態からハイ
状態になる。
うに、出力イネーブル信号ＯＵＴＥＮ−ｂがローレベル
に遷移されると、出力イネーブル部２１のＮＡＮＤゲー
ト２１ａは各インバーター２０ｇ、２０ｈによりラッチ
されたＤＡノードのハイデータＤＡＴＡを出力駆動部２
２に伝送して、出力がハイインピーダンス状態からハイ
状態になる。
【００１０】又、出力イネーブル信号ＯＵＴＥＮ−ｂが
ローレベルに変換した後、クロック信号ＣＬＫＤ０がハ
イレベルに遷移されると、伝送ゲート２０ｃはターンオ
フ、データゲート２０ｆはターンオンされて、インバー
ター２０ｄにラッチされたデータＤＡＴＡがインバータ
ー２０ｇにラッチされてＤＡノードをローレベルにす
る。
ローレベルに変換した後、クロック信号ＣＬＫＤ０がハ
イレベルに遷移されると、伝送ゲート２０ｃはターンオ
フ、データゲート２０ｆはターンオンされて、インバー
ター２０ｄにラッチされたデータＤＡＴＡがインバータ
ー２０ｇにラッチされてＤＡノードをローレベルにす
る。
【００１１】よって、ＮＡＮＤゲート２１ａ及びＮＯＲ
ゲート２１ｂの出力がハイレベルになって、ＰＭＯＳト
ランジスタ２２ａはターンオフ、ＮＭＯＳトランジスタ
２２ｂはターンオンされ、出力はハイからローレベルに
なる。即ち、出力駆動部２２はデータＤＡＴＡをバッフ
ァーリングして出力する。
ゲート２１ｂの出力がハイレベルになって、ＰＭＯＳト
ランジスタ２２ａはターンオフ、ＮＭＯＳトランジスタ
２２ｂはターンオンされ、出力はハイからローレベルに
なる。即ち、出力駆動部２２はデータＤＡＴＡをバッフ
ァーリングして出力する。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来のデータ出力バッファ用クロック調節装置において
は、所定の高周波数のクロック信号ＣＬＯＣＫによるデ
ータアクセス時間ｔＡＣを満足させるため、出力信号Ｏ
ＵＴＰＵＴの維持時間ｔ０Ｈ（クロック信号ＣＬＯＣＫ
の上昇エッジから出力ロー電圧ＶOLまで到達する時間）
をデータアクセス時間ｔＡＣ（クロック信号ＣＬＯＣＫ
の上昇エッジから出力ハイ電圧ＶOHまで到達する時間）
よりも約１−２ｎｓ程度短くなるよう、クロック信号Ｃ
ＬＫＤ０及び出力イネーブル信号ＯＵＴＥＮ−ｂの出力
タイミングを設定している。しかし、従来ではこのよう
な維持時間ｔ０Ｈはクロック信号ＣＬＯＣＫの周波数が
低くなっても変換されない固定値であるため、低周波数
のクロック信号ＣＬＯＣＫによりメモリを動作させても
データＤＡＴＡのラッチ時間に対する余裕は高周波数の
クロック信号ＣＬＯＣＫに比べて改善されず、また、前
記所定の高周波数より高周波数のクロック信号ＣＬＯＣ
Ｋではデータアクセス時間ｔＡＣを満足させることがで
きないという問題点があった。
来のデータ出力バッファ用クロック調節装置において
は、所定の高周波数のクロック信号ＣＬＯＣＫによるデ
ータアクセス時間ｔＡＣを満足させるため、出力信号Ｏ
ＵＴＰＵＴの維持時間ｔ０Ｈ（クロック信号ＣＬＯＣＫ
の上昇エッジから出力ロー電圧ＶOLまで到達する時間）
をデータアクセス時間ｔＡＣ（クロック信号ＣＬＯＣＫ
の上昇エッジから出力ハイ電圧ＶOHまで到達する時間）
よりも約１−２ｎｓ程度短くなるよう、クロック信号Ｃ
ＬＫＤ０及び出力イネーブル信号ＯＵＴＥＮ−ｂの出力
タイミングを設定している。しかし、従来ではこのよう
な維持時間ｔ０Ｈはクロック信号ＣＬＯＣＫの周波数が
低くなっても変換されない固定値であるため、低周波数
のクロック信号ＣＬＯＣＫによりメモリを動作させても
データＤＡＴＡのラッチ時間に対する余裕は高周波数の
クロック信号ＣＬＯＣＫに比べて改善されず、また、前
記所定の高周波数より高周波数のクロック信号ＣＬＯＣ
Ｋではデータアクセス時間ｔＡＣを満足させることがで
きないという問題点があった。
【００１３】このような問題点を解決するため、本発明
の目的は、入力したクロック信号の周期に応じてデータ
出力バッファのデータアクセス時間及び出力信号維持時
間を調節し得るようにしたデータ出力バッファ用クロッ
ク調節装置を提供しようとするものである。
の目的は、入力したクロック信号の周期に応じてデータ
出力バッファのデータアクセス時間及び出力信号維持時
間を調節し得るようにしたデータ出力バッファ用クロッ
ク調節装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】このため、本発明の請求
項１では、入力する第３クロック信号（ＣＬＫＤ０）及
び出力イネーブル信号（ＯＵＴＥＮ−ｂ）に基づいて入
力データをバッファーリングして出力信号（ＯＵＴＰＵ
Ｔ）を発生するデータ出力バッファ（５０）への、前記
第３クロック信号（ＣＬＫＤ０）及び出力イネーブル信
号（ＯＵＴＥＮ−ｂ）の出力タイミングを調節するデー
タ出力バッファ用クロック調節装置であって、第１クロ
ック信号（ＣＬＯＣＫ）の周期に応じて遅延時間を可変
設定可能で前記第１クロック信号（ＣＬＯＣＫ）の入力
後設定した前記遅延時間後に第２クロック信号（ＣＬＫ
Ｄ）を発生させるクロック信号発生器（３０）と、該ク
ロック信号発生器（３０）からの前記第２クロック信号
（ＣＬＫＤ）入力後、当該第２クロック信号（ＣＬＫ
Ｄ）を予め定められた時間遅延して前記第３クロック信
号（ＣＬＫＤ０）及び出力イネーブル信号（ＯＵＴＥＮ
−ｂ）を発生して前記データ出力バッファ（５０）に出
力するクロック調節器（４０）と、を備えて構成した。
項１では、入力する第３クロック信号（ＣＬＫＤ０）及
び出力イネーブル信号（ＯＵＴＥＮ−ｂ）に基づいて入
力データをバッファーリングして出力信号（ＯＵＴＰＵ
Ｔ）を発生するデータ出力バッファ（５０）への、前記
第３クロック信号（ＣＬＫＤ０）及び出力イネーブル信
号（ＯＵＴＥＮ−ｂ）の出力タイミングを調節するデー
タ出力バッファ用クロック調節装置であって、第１クロ
ック信号（ＣＬＯＣＫ）の周期に応じて遅延時間を可変
設定可能で前記第１クロック信号（ＣＬＯＣＫ）の入力
後設定した前記遅延時間後に第２クロック信号（ＣＬＫ
Ｄ）を発生させるクロック信号発生器（３０）と、該ク
ロック信号発生器（３０）からの前記第２クロック信号
（ＣＬＫＤ）入力後、当該第２クロック信号（ＣＬＫ
Ｄ）を予め定められた時間遅延して前記第３クロック信
号（ＣＬＫＤ０）及び出力イネーブル信号（ＯＵＴＥＮ
−ｂ）を発生して前記データ出力バッファ（５０）に出
力するクロック調節器（４０）と、を備えて構成した。
【００１５】かかる構成では、クロック信号発生器（３
０）は、第１クロック信号（ＣＬＯＣＫ）の周期の変化
に応じて、発生する第２クロック信号（ＣＬＫＤ）の出
力タイミングを調節する。そして、クロック調節器（４
０）は、出力タンミングの調節された第２クロック信号
（ＣＬＫＤ）が入力すると、第２クロック（ＣＬＤＫ）
を予め定められた時間遅延して第３クロック信号（ＣＬ
ＫＤ０）及び出力イネーブル信号（ＯＵＴＥＮ−ｂ）を
データ出力バッファ（５０）に出力するようになる。
０）は、第１クロック信号（ＣＬＯＣＫ）の周期の変化
に応じて、発生する第２クロック信号（ＣＬＫＤ）の出
力タイミングを調節する。そして、クロック調節器（４
０）は、出力タンミングの調節された第２クロック信号
（ＣＬＫＤ）が入力すると、第２クロック（ＣＬＤＫ）
を予め定められた時間遅延して第３クロック信号（ＣＬ
ＫＤ０）及び出力イネーブル信号（ＯＵＴＥＮ−ｂ）を
データ出力バッファ（５０）に出力するようになる。
【００１６】前記クロック信号発生器（３０）は、具体
的には請求項２に記載のように、前記第１クロック信号
（ＣＬＯＣＫ）の周期を分周して分周信号（ＤＡ）を出
力するクロック信号分周器（３１）と、該クロック信号
分周器（３１）から出力された前記分周信号（ＤＡ）に
基づいて前記第１クロック信号（ＣＬＯＣＫ）の周期を
検出し検出周期に応じて第１〜第３周期検出信号（Ｆ０
１、Ｆ０２、Ｆ０３）を発生する周期比較器（３２）
と、該周期比較器（３２）から出力された前記第１〜第
３周期検出信号（Ｆ０１、Ｆ０２、Ｆ０３）に基づいて
遅延時間を可変設定し前記第１クロック信号（ＣＬＯＣ
Ｋ）の入力から設定遅延時間後に前記第２クロック信号
（ＣＬＫＤ）を前記クロック調節器（４０）に出力する
遅延調節器（３３）と、を備えた構成である。
的には請求項２に記載のように、前記第１クロック信号
（ＣＬＯＣＫ）の周期を分周して分周信号（ＤＡ）を出
力するクロック信号分周器（３１）と、該クロック信号
分周器（３１）から出力された前記分周信号（ＤＡ）に
基づいて前記第１クロック信号（ＣＬＯＣＫ）の周期を
検出し検出周期に応じて第１〜第３周期検出信号（Ｆ０
１、Ｆ０２、Ｆ０３）を発生する周期比較器（３２）
と、該周期比較器（３２）から出力された前記第１〜第
３周期検出信号（Ｆ０１、Ｆ０２、Ｆ０３）に基づいて
遅延時間を可変設定し前記第１クロック信号（ＣＬＯＣ
Ｋ）の入力から設定遅延時間後に前記第２クロック信号
（ＣＬＫＤ）を前記クロック調節器（４０）に出力する
遅延調節器（３３）と、を備えた構成である。
【００１７】また、請求項２の前記周期比較器（３２）
は、具体的には請求項３に記載のように、前記クロック
信号分周器（３１）からの分周信号（ＤＡ）を遅延させ
る第１遅延器（３２ａ）と、該第１遅延器（３２ａ）か
ら出力した遅延信号（ＤＡｎ）を遅延させる第２遅延器
（３２ｂ）と、該第２遅延器（３２ｂ）から出力される
遅延信号（ＤＢｎ）を遅延させて遅延信号（ＤＣｎ）を
出力する第３遅延器（３２ｃ）と、前記クロック信号分
周器（３１）からの分周信号（ＤＡ）を反転させるイン
バーター（３２ｍ）と、前記第１遅延器（３２ａ）から
の遅延信号（ＤＡｎ）を前記インバーター（３２ｍ）の
出力信号に従いラッチして前記第１周期検出信号（Ｆ０
１）を出力する第１フリップフロップ（３２ｊ）と、前
記第２遅延器（３２ｂ）の遅延信号（ＤＢｎ）を前記イ
ンバーター（３２ｍ）の出力信号によりラッチして第２
周期検出信号（Ｆ０２）を出力する第２フリップフロッ
プ（３２ｋ）と、前記第３遅延器（３２ｃ）の遅延信号
（ＤＣｎ）を前記インバーター（３２ｍ）の出力信号に
よりラッチして第３周期検出信号（Ｆ０３）を出力する
第３フリップフロップ（３２ｌ）と、を備える構成であ
る。
は、具体的には請求項３に記載のように、前記クロック
信号分周器（３１）からの分周信号（ＤＡ）を遅延させ
る第１遅延器（３２ａ）と、該第１遅延器（３２ａ）か
ら出力した遅延信号（ＤＡｎ）を遅延させる第２遅延器
（３２ｂ）と、該第２遅延器（３２ｂ）から出力される
遅延信号（ＤＢｎ）を遅延させて遅延信号（ＤＣｎ）を
出力する第３遅延器（３２ｃ）と、前記クロック信号分
周器（３１）からの分周信号（ＤＡ）を反転させるイン
バーター（３２ｍ）と、前記第１遅延器（３２ａ）から
の遅延信号（ＤＡｎ）を前記インバーター（３２ｍ）の
出力信号に従いラッチして前記第１周期検出信号（Ｆ０
１）を出力する第１フリップフロップ（３２ｊ）と、前
記第２遅延器（３２ｂ）の遅延信号（ＤＢｎ）を前記イ
ンバーター（３２ｍ）の出力信号によりラッチして第２
周期検出信号（Ｆ０２）を出力する第２フリップフロッ
プ（３２ｋ）と、前記第３遅延器（３２ｃ）の遅延信号
（ＤＣｎ）を前記インバーター（３２ｍ）の出力信号に
よりラッチして第３周期検出信号（Ｆ０３）を出力する
第３フリップフロップ（３２ｌ）と、を備える構成であ
る。
【００１８】請求項３の前記第１フリップフロップ（３
２ｊ）は、請求項４に記載のように、前記第１遅延器
（３２ａ）の遅延信号（ＤＡｎ）を偶数個のインバータ
ーを通して受け、前記第２フリップフロップ（３２ｋ）
は、前記第２遅延器（３２ｂ）の遅延信号（ＤＢｎ）を
偶数個のインバーターを通して受け、前記第３フリップ
フロップ（３２ｌ）は、前記第３遅延器（３２ｃ）の遅
延信号（ＤＣｎ）を偶数個のインバーターを通して受け
る構成とするとよい。
２ｊ）は、請求項４に記載のように、前記第１遅延器
（３２ａ）の遅延信号（ＤＡｎ）を偶数個のインバータ
ーを通して受け、前記第２フリップフロップ（３２ｋ）
は、前記第２遅延器（３２ｂ）の遅延信号（ＤＢｎ）を
偶数個のインバーターを通して受け、前記第３フリップ
フロップ（３２ｌ）は、前記第３遅延器（３２ｃ）の遅
延信号（ＤＣｎ）を偶数個のインバーターを通して受け
る構成とするとよい。
【００１９】かかる構成では、所定の信号を各フリップ
フロップが確実にラッチできるようになる。前記各第１
〜第３遅延器（３２ａ，３２ｂ，３２ｃ）は、具体的に
は請求項５に記載のように、入力した分周信号（ＤＡ）
を順次反転させる偶数個のインバーター（６０、６１）
と、最終段のインバーター（６１）の出力信号を遅延さ
せる第４遅延器（６２）と、該第４遅延器（６２）の出
力信号と前記入力した分周信号（ＤＡ）とを否定論理積
する第１ＮＡＮＤゲート（６３）と、該第１ＮＡＮＤゲ
ート（６３）の出力信号を反転させるインバーター（６
４）と、該インバーター（６４）の出力信号を遅延させ
て前記遅延信号（ＤＡｎ）を出力する第５遅延器（６
５）と、該第５遅延器（６５）の出力と分周信号（Ｄ
Ａ）とを否定論理積する第２ＮＡＮＤゲート（６６）
と、該第２ＮＡＮＤゲート（６６）の出力信号を反転さ
せるインバーター（６７）と、を夫々備える構成とし
た。
フロップが確実にラッチできるようになる。前記各第１
〜第３遅延器（３２ａ，３２ｂ，３２ｃ）は、具体的に
は請求項５に記載のように、入力した分周信号（ＤＡ）
を順次反転させる偶数個のインバーター（６０、６１）
と、最終段のインバーター（６１）の出力信号を遅延さ
せる第４遅延器（６２）と、該第４遅延器（６２）の出
力信号と前記入力した分周信号（ＤＡ）とを否定論理積
する第１ＮＡＮＤゲート（６３）と、該第１ＮＡＮＤゲ
ート（６３）の出力信号を反転させるインバーター（６
４）と、該インバーター（６４）の出力信号を遅延させ
て前記遅延信号（ＤＡｎ）を出力する第５遅延器（６
５）と、該第５遅延器（６５）の出力と分周信号（Ｄ
Ａ）とを否定論理積する第２ＮＡＮＤゲート（６６）
と、該第２ＮＡＮＤゲート（６６）の出力信号を反転さ
せるインバーター（６７）と、を夫々備える構成とし
た。
【００２０】また、前記遅延調節器（３３）は、請求項
６に記載のように、前記第１クロック信号（ＣＬＯＣ
Ｋ）をネガティブ遅延させるネガティブ遅延器（３３
ｂ）と、前記第１クロック信号（ＣＬＯＣＫ）を順次遅
延させる第６及び第７遅延器（３３ｃ、３３ｄ）と、前
記ネガティブ遅延器（３３ｂ）の出力信号をスイッチン
グして前記第２クロック信号（ＣＬＤＫ）として出力す
る第１伝送ゲート（３３ｅ）と、前記第１クロック信号
（ＣＬＯＣＫ）をスイッチングして第２クロック信号
（ＣＬＤＫ）として出力する第２伝送ゲート（３３ｆ）
と、前記第６遅延器（３３ｃ）の出力信号をスイッチン
グして第２クロック信号（ＣＬＤＫ）として出力する第
３伝送ゲート（３３ｇ）と、前記第７遅延器（３３ｄ）
の出力信号をスイッチングして第２クロック信号（ＣＬ
ＤＫ）として出力する第４伝送ゲート（３３ｈ）と、第
１周期検出信号（Ｆ０１）を反転させてイネーブル信号
（ＥＮ）として前記ネガティブ遅延器（３３ｂ）に印加
する第１インバーター（３３ｉ）と、第１周期検出信号
（Ｆ０１）を反転させる第２インバーター（３３ｉ）
と、第２周期検出信号（Ｆ０２）を反転させる第３イン
バーター（３３ｊ）と、該第３インバーター（３３ｊ）
の出力信号と第１周期検出信号（Ｆ０１）とを否定論理
積する第３ＮＡＮＤゲート（３３ｋ）と、該第３ＮＡＮ
Ｄゲート（３３ｋ）の出力信号を反転させる第４インバ
ーター（３３ｌ）と、第３周期検出信号（Ｆ０３）を反
転させる第５インバーター（３３ｏ）と、該第５インバ
ーター（３３ｏ）の出力信号と前記第２周期検出信号
（Ｆ０２）とを否定論理積する第４ＮＡＮＤゲート（３
３ｍ）と、該第４ＮＡＮＤゲート（３３ｍ）の出力信号
を反転させる第６インバーター（３３ｎ）と、を備え、
第１伝送ゲート（３３ｅ）の反転端子に第１周期検出信
号（Ｆ０１）を直接印加し、非反転端子に第２インバー
ター（３３ｉ）の出力を印加し、第２伝送ゲート（３３
ｆ）の反転端子に第３ＮＡＮＤゲート（３３ｋ）の出力
を印加し、非反転端子に第４インバーター（３３ｌ）の
出力を印加し、第３伝送ゲート（３３ｇ）の反転端子に
第４ＮＡＮＤゲート（３３ｍ）の出力を印加し、非反転
端子に第６インバーター（３３ｎ）の出力を印加し、第
４伝送ゲート（３３ｇ）の反転端子に第５インバーター
（３３ｏ）の出力を印加し、非反転端子に第３周期検出
信号（Ｆ０３）を直接印加する構成とした。
６に記載のように、前記第１クロック信号（ＣＬＯＣ
Ｋ）をネガティブ遅延させるネガティブ遅延器（３３
ｂ）と、前記第１クロック信号（ＣＬＯＣＫ）を順次遅
延させる第６及び第７遅延器（３３ｃ、３３ｄ）と、前
記ネガティブ遅延器（３３ｂ）の出力信号をスイッチン
グして前記第２クロック信号（ＣＬＤＫ）として出力す
る第１伝送ゲート（３３ｅ）と、前記第１クロック信号
（ＣＬＯＣＫ）をスイッチングして第２クロック信号
（ＣＬＤＫ）として出力する第２伝送ゲート（３３ｆ）
と、前記第６遅延器（３３ｃ）の出力信号をスイッチン
グして第２クロック信号（ＣＬＤＫ）として出力する第
３伝送ゲート（３３ｇ）と、前記第７遅延器（３３ｄ）
の出力信号をスイッチングして第２クロック信号（ＣＬ
ＤＫ）として出力する第４伝送ゲート（３３ｈ）と、第
１周期検出信号（Ｆ０１）を反転させてイネーブル信号
（ＥＮ）として前記ネガティブ遅延器（３３ｂ）に印加
する第１インバーター（３３ｉ）と、第１周期検出信号
（Ｆ０１）を反転させる第２インバーター（３３ｉ）
と、第２周期検出信号（Ｆ０２）を反転させる第３イン
バーター（３３ｊ）と、該第３インバーター（３３ｊ）
の出力信号と第１周期検出信号（Ｆ０１）とを否定論理
積する第３ＮＡＮＤゲート（３３ｋ）と、該第３ＮＡＮ
Ｄゲート（３３ｋ）の出力信号を反転させる第４インバ
ーター（３３ｌ）と、第３周期検出信号（Ｆ０３）を反
転させる第５インバーター（３３ｏ）と、該第５インバ
ーター（３３ｏ）の出力信号と前記第２周期検出信号
（Ｆ０２）とを否定論理積する第４ＮＡＮＤゲート（３
３ｍ）と、該第４ＮＡＮＤゲート（３３ｍ）の出力信号
を反転させる第６インバーター（３３ｎ）と、を備え、
第１伝送ゲート（３３ｅ）の反転端子に第１周期検出信
号（Ｆ０１）を直接印加し、非反転端子に第２インバー
ター（３３ｉ）の出力を印加し、第２伝送ゲート（３３
ｆ）の反転端子に第３ＮＡＮＤゲート（３３ｋ）の出力
を印加し、非反転端子に第４インバーター（３３ｌ）の
出力を印加し、第３伝送ゲート（３３ｇ）の反転端子に
第４ＮＡＮＤゲート（３３ｍ）の出力を印加し、非反転
端子に第６インバーター（３３ｎ）の出力を印加し、第
４伝送ゲート（３３ｇ）の反転端子に第５インバーター
（３３ｏ）の出力を印加し、非反転端子に第３周期検出
信号（Ｆ０３）を直接印加する構成とした。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係るデータ出力バッファ用クロッ
ク調節装置の一実施形態を図１に示す。図１において、
本実施形態のデータ出力バッファ用クロック調節装置
は、入力する第１クロック信号ＣＬＯＣＫを分周し遅延
させて第２クロック信号ＣＬＫＤを発生するクロック信
号発生器３０と、該クロック信号発生器３０から印加さ
れた第２クロック信号ＣＬＫＤを所定時間の間遅延させ
て第３クロック信号ＣＬＫＤ０及び出力イネーブル信号
ＯＵＴＥＮ−ｂを発生するクロック調節器４０とから構
成されている。そして、クロック調節器４０から印加さ
れた第３クロック信号ＣＬＫＤ０及び出力イネーブル信
号ＯＵＴＥＮ−ｂに基づいてデータ出力バッファ５０は
入力データＤＡＴＡをバッファーリングして出力信号Ｏ
ＵＴＰＵＴを発生する。
て説明する。本発明に係るデータ出力バッファ用クロッ
ク調節装置の一実施形態を図１に示す。図１において、
本実施形態のデータ出力バッファ用クロック調節装置
は、入力する第１クロック信号ＣＬＯＣＫを分周し遅延
させて第２クロック信号ＣＬＫＤを発生するクロック信
号発生器３０と、該クロック信号発生器３０から印加さ
れた第２クロック信号ＣＬＫＤを所定時間の間遅延させ
て第３クロック信号ＣＬＫＤ０及び出力イネーブル信号
ＯＵＴＥＮ−ｂを発生するクロック調節器４０とから構
成されている。そして、クロック調節器４０から印加さ
れた第３クロック信号ＣＬＫＤ０及び出力イネーブル信
号ＯＵＴＥＮ−ｂに基づいてデータ出力バッファ５０は
入力データＤＡＴＡをバッファーリングして出力信号Ｏ
ＵＴＰＵＴを発生する。
【００２２】前記クロック信号発生器３０においては、
第１クロック信号ＣＬＯＣＫの周期を例えば１／２に分
周して分周信号ＤＡを出力するクロック信号分周器３１
と、該クロック信号分周器３１から出力された分周信号
ＤＡに基づいて第１クロック信号ＣＬＯＣＫの周期を検
出して第１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３
を発生する周期比較器３２と、該周期比較器３２から出
力された各周期検出信号Ｆ０１、Ｆ０２、Ｆ０３により
第１クロック信号ＣＬＯＣＫの遅延時間を設定して第２
クロック信号ＣＬＫＤを前記クロック調節器４０に出力
する遅延調節器３３と、を備えている。尚、クロック信
号分周器３１による第１クロック信号ＣＬＯＣＫの分周
比は、１／２に限るものではない。
第１クロック信号ＣＬＯＣＫの周期を例えば１／２に分
周して分周信号ＤＡを出力するクロック信号分周器３１
と、該クロック信号分周器３１から出力された分周信号
ＤＡに基づいて第１クロック信号ＣＬＯＣＫの周期を検
出して第１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３
を発生する周期比較器３２と、該周期比較器３２から出
力された各周期検出信号Ｆ０１、Ｆ０２、Ｆ０３により
第１クロック信号ＣＬＯＣＫの遅延時間を設定して第２
クロック信号ＣＬＫＤを前記クロック調節器４０に出力
する遅延調節器３３と、を備えている。尚、クロック信
号分周器３１による第１クロック信号ＣＬＯＣＫの分周
比は、１／２に限るものではない。
【００２３】前記周期比較器３２においては、図２に示
すように、前記クロック信号分周器３１から出力された
分周信号ＤＡを遅延させて遅延信号ＤＡｎを出力する第
１遅延器３２ａと、該第１遅延器３２ａから出力された
遅延信号ＤＡｎを遅延させて遅延信号ＤＢｎを出力する
第２遅延器３２ｂと、該第２遅延器３２ｂから出力され
た遅延信号ＤＢｎを遅延させて遅延信号ＤＣｎを出力す
る第３遅延器３２ｃと、遅延信号ＤＡを反転させるイン
バーター３２ｍと、前記第１遅延器３２ａから出力され
た遅延信号ＤＡｎを順次反転させる各インバーター３２
ｄ，３２ｅと、インバーター３２ｅの出力信号を前記イ
ンバーター３２ｍの出力信号によりラッチして第１周期
検出信号Ｆ０１を出力する第１フリップフロップ３２ｊ
と、前記第２遅延器３２ｂから出力された遅延信号ＤＢ
ｎを順次反転させる各インバーター３２ｆ、３２ｇと、
インバーター３２ｇの出力信号を前記インバーター３２
ｍの出力信号によりラッチして第２周期検出信号Ｆ０２
を出力する第２フリップフロップ３２ｋと、前記第３遅
延器３２ｃから出力された遅延信号ＤＣｎを順次反転す
る各インバーター３２ｈ，３２ｉと、インバーター３２
ｉの出力信号を前記インバーター３２ｍの出力信号によ
りラッチして第３周期検出信号Ｆ０３を出力する第３フ
リップフロップ３２ｌと、を備えている。
すように、前記クロック信号分周器３１から出力された
分周信号ＤＡを遅延させて遅延信号ＤＡｎを出力する第
１遅延器３２ａと、該第１遅延器３２ａから出力された
遅延信号ＤＡｎを遅延させて遅延信号ＤＢｎを出力する
第２遅延器３２ｂと、該第２遅延器３２ｂから出力され
た遅延信号ＤＢｎを遅延させて遅延信号ＤＣｎを出力す
る第３遅延器３２ｃと、遅延信号ＤＡを反転させるイン
バーター３２ｍと、前記第１遅延器３２ａから出力され
た遅延信号ＤＡｎを順次反転させる各インバーター３２
ｄ，３２ｅと、インバーター３２ｅの出力信号を前記イ
ンバーター３２ｍの出力信号によりラッチして第１周期
検出信号Ｆ０１を出力する第１フリップフロップ３２ｊ
と、前記第２遅延器３２ｂから出力された遅延信号ＤＢ
ｎを順次反転させる各インバーター３２ｆ、３２ｇと、
インバーター３２ｇの出力信号を前記インバーター３２
ｍの出力信号によりラッチして第２周期検出信号Ｆ０２
を出力する第２フリップフロップ３２ｋと、前記第３遅
延器３２ｃから出力された遅延信号ＤＣｎを順次反転す
る各インバーター３２ｈ，３２ｉと、インバーター３２
ｉの出力信号を前記インバーター３２ｍの出力信号によ
りラッチして第３周期検出信号Ｆ０３を出力する第３フ
リップフロップ３２ｌと、を備えている。
【００２４】前記周期比較器３２の第１遅延器３２ａに
おいては、図３に示すように、分周信号ＤＡを順次反転
させる各インバーター６０、６１と、最終段のインバー
ター６１の出力信号を遅延させて出力する第４遅延器６
２と、該第４遅延器６２の出力信号と分周信号ＤＡとを
否定論理積する第１ＮＡＮＤゲート６３と、該第１ＮＡ
ＮＤゲート６３の出力信号を反転させて信号ＤＡ１を生
成するインバーター６４と、該インバーター６４の出力
信号ＤＡ１を遅延させて出力する第５遅延器６５と、該
第５遅延器６５の出力と分周信号ＤＡとを否定論理積す
る第２ＮＡＮＤゲート６６と、該ＮＡＮＤゲート６６の
出力を反転させて信号ＤＡｎを生成するインバーター６
７と、を備えている。このような遅延器３２ａは複数の
遅延器を有し、それら各遅延器の出力端にはリセットの
ためのＮＡＮＤロジックが包含される。又、前記他の第
２及び第３遅延器３２ｂ、３２ｃは、第１遅延器３２ａ
と同様な構成を有するので説明を省略する。尚、各遅延
器の各遅延時間を異なるようにすることもできる。
おいては、図３に示すように、分周信号ＤＡを順次反転
させる各インバーター６０、６１と、最終段のインバー
ター６１の出力信号を遅延させて出力する第４遅延器６
２と、該第４遅延器６２の出力信号と分周信号ＤＡとを
否定論理積する第１ＮＡＮＤゲート６３と、該第１ＮＡ
ＮＤゲート６３の出力信号を反転させて信号ＤＡ１を生
成するインバーター６４と、該インバーター６４の出力
信号ＤＡ１を遅延させて出力する第５遅延器６５と、該
第５遅延器６５の出力と分周信号ＤＡとを否定論理積す
る第２ＮＡＮＤゲート６６と、該ＮＡＮＤゲート６６の
出力を反転させて信号ＤＡｎを生成するインバーター６
７と、を備えている。このような遅延器３２ａは複数の
遅延器を有し、それら各遅延器の出力端にはリセットの
ためのＮＡＮＤロジックが包含される。又、前記他の第
２及び第３遅延器３２ｂ、３２ｃは、第１遅延器３２ａ
と同様な構成を有するので説明を省略する。尚、各遅延
器の各遅延時間を異なるようにすることもできる。
【００２５】前記クロック信号発生器３０の遅延調節器
３３においては、図４に示すように、前記周期比較器３
２から出力された第１周期検出信号Ｆ０１を反転させて
イネーブル信号ＥＮを出力する第１インバーター３３ａ
と、該第１インバーター３３ａから出力されたイネーブ
ル信号ＥＮにより第１クロック信号ＣＬＯＣＫをネガテ
ィブ遅延させるネガティブ遅延器３３ｂと、第１クロッ
ク信号ＣＬＯＣＫを順次遅延させる第６及び第７遅延器
３３ｃ，３３ｄと、前記ネガティブ遅延器３３ｂの出力
信号を第１周期検出信号Ｆ０１と後述する信号Ｆ０１ｂ
によりスイッチングして第２クロック信号ＣＬＫＤとし
て出力する第１伝送ゲート３３ｅと、第１クロック信号
ＣＬＯＣＫを後述する信号ＳＷ１、ＳＷ１ｂによりスイ
ッチングして第２クロック信号ＣＬＫＤとして出力する
第２伝送ゲート３３ｆと、前記第６遅延器３３ｃの出力
信号を後述する信号ＳＷ２、ＳＷ２ｂによりスイッチン
グして第２クロック信号ＣＬＫＤとして出力する第３伝
送ゲート３３ｇと、前記第７遅延器３３ｄの出力信号を
第３周期検出信号Ｆ０３と後述する信号Ｆ０３ｂにより
スイッチングして第２クロック信号ＣＬＫＤとして出力
する第４伝送ゲート３３ｈと、第１周期検出信号Ｆ０１
を反転させて前述の信号Ｆ０１ｂを発生する第２インバ
ーター３３ｉと、前記周期比較器３２から出力された第
２周期検出信号Ｆ０２を反転させて信号Ｆ０２ｂを出力
する第３インバーター３３ｊと、該第３インバーター３
３ｊの出力信号と第１周期検出信号Ｆ０１とを否定論理
積して前述の信号ＳＷ１ｂを出力する第３ＮＡＮＤゲー
ト３３ｋと、該第３ＮＡＮＤゲート３３ｋの出力信号を
反転させて前述の信号ＳＷ１を発生する第４インバータ
ー３３ｌと、第２周期検出信号Ｆ０２と信号Ｆ０３ｂと
を否定論理積して前述の信号ＳＷ２ｂを発生する第４Ｎ
ＡＮＤゲート３３ｍと、該第４ＮＡＮＤゲート３３ｍか
ら出力された前述の信号ＳＷ２ｂを反転させて前述の信
号ＳＷ２を発生する第６インバーター３３ｎと、第３周
期検出信号Ｆ０３を反転させて前述の信号Ｆ０３ｂを発
生する第５インバーター３３ｏと、を備えている。
３３においては、図４に示すように、前記周期比較器３
２から出力された第１周期検出信号Ｆ０１を反転させて
イネーブル信号ＥＮを出力する第１インバーター３３ａ
と、該第１インバーター３３ａから出力されたイネーブ
ル信号ＥＮにより第１クロック信号ＣＬＯＣＫをネガテ
ィブ遅延させるネガティブ遅延器３３ｂと、第１クロッ
ク信号ＣＬＯＣＫを順次遅延させる第６及び第７遅延器
３３ｃ，３３ｄと、前記ネガティブ遅延器３３ｂの出力
信号を第１周期検出信号Ｆ０１と後述する信号Ｆ０１ｂ
によりスイッチングして第２クロック信号ＣＬＫＤとし
て出力する第１伝送ゲート３３ｅと、第１クロック信号
ＣＬＯＣＫを後述する信号ＳＷ１、ＳＷ１ｂによりスイ
ッチングして第２クロック信号ＣＬＫＤとして出力する
第２伝送ゲート３３ｆと、前記第６遅延器３３ｃの出力
信号を後述する信号ＳＷ２、ＳＷ２ｂによりスイッチン
グして第２クロック信号ＣＬＫＤとして出力する第３伝
送ゲート３３ｇと、前記第７遅延器３３ｄの出力信号を
第３周期検出信号Ｆ０３と後述する信号Ｆ０３ｂにより
スイッチングして第２クロック信号ＣＬＫＤとして出力
する第４伝送ゲート３３ｈと、第１周期検出信号Ｆ０１
を反転させて前述の信号Ｆ０１ｂを発生する第２インバ
ーター３３ｉと、前記周期比較器３２から出力された第
２周期検出信号Ｆ０２を反転させて信号Ｆ０２ｂを出力
する第３インバーター３３ｊと、該第３インバーター３
３ｊの出力信号と第１周期検出信号Ｆ０１とを否定論理
積して前述の信号ＳＷ１ｂを出力する第３ＮＡＮＤゲー
ト３３ｋと、該第３ＮＡＮＤゲート３３ｋの出力信号を
反転させて前述の信号ＳＷ１を発生する第４インバータ
ー３３ｌと、第２周期検出信号Ｆ０２と信号Ｆ０３ｂと
を否定論理積して前述の信号ＳＷ２ｂを発生する第４Ｎ
ＡＮＤゲート３３ｍと、該第４ＮＡＮＤゲート３３ｍか
ら出力された前述の信号ＳＷ２ｂを反転させて前述の信
号ＳＷ２を発生する第６インバーター３３ｎと、第３周
期検出信号Ｆ０３を反転させて前述の信号Ｆ０３ｂを発
生する第５インバーター３３ｏと、を備えている。
【００２６】このように構成された本実施形態に係るデ
ータ出力バッファ用クロック調節装置の動作について説
明する。クロック信号分周器３１は、図５（Ａ）に示す
ような第１クロック信号ＣＬＯＣＫを受けて１／２に分
周して、図５（Ｂ）に示すような分周信号ＤＡを周期比
較器３２に出力する。周期比較器３２は、例えば前記分
周信号ＤＡを遅延させて図５（Ｃ）と（Ｄ）に示すよう
な遅延された信号ＤＡ１及びＤＡｎと、図５（Ｅ）と
（Ｆ）に示すような信号ＤＢ１及びＤＢｎを夫々出力す
る。
ータ出力バッファ用クロック調節装置の動作について説
明する。クロック信号分周器３１は、図５（Ａ）に示す
ような第１クロック信号ＣＬＯＣＫを受けて１／２に分
周して、図５（Ｂ）に示すような分周信号ＤＡを周期比
較器３２に出力する。周期比較器３２は、例えば前記分
周信号ＤＡを遅延させて図５（Ｃ）と（Ｄ）に示すよう
な遅延された信号ＤＡ１及びＤＡｎと、図５（Ｅ）と
（Ｆ）に示すような信号ＤＢ１及びＤＢｎを夫々出力す
る。
【００２７】ここで、前記周期比較器３２の第１遅延器
３２ａによる遅延周期が’Ｐ１’で、第２遅延器３２ｂ
による遅延周期が’Ｐ２’で、第３遅延器３２ｃによる
遅延周期が’Ｐ３’であるとすると、分周信号ＤＡの周
期と前記遅延周期Ｐ１〜Ｐ３との差異により第１〜第３
周期検出信号Ｆ０１〜ＦＯ３のレベルが決定される。即
ち、分周信号ＤＡの周期が遅延周期Ｐ１よりも大きく遅
延周期Ｐ２よりも小さい場合、信号ＤＡｎは分周信号Ｄ
Ａのハイレベル周期と遅延周期Ｐ１との差異に該当する
時間だけハイレベルに維持され、分周信号ＤＡがローレ
ベルに遷移されると、図３のＮＡＮＤゲート６３、６６
の出力信号が共にハイレベルに遷移し、信号ＤＡ１、Ｄ
Ａｎは共にローレベルに遷移される。この場合、信号Ｄ
Ｂｎ，ＤＣｎはローレベルのままである。
３２ａによる遅延周期が’Ｐ１’で、第２遅延器３２ｂ
による遅延周期が’Ｐ２’で、第３遅延器３２ｃによる
遅延周期が’Ｐ３’であるとすると、分周信号ＤＡの周
期と前記遅延周期Ｐ１〜Ｐ３との差異により第１〜第３
周期検出信号Ｆ０１〜ＦＯ３のレベルが決定される。即
ち、分周信号ＤＡの周期が遅延周期Ｐ１よりも大きく遅
延周期Ｐ２よりも小さい場合、信号ＤＡｎは分周信号Ｄ
Ａのハイレベル周期と遅延周期Ｐ１との差異に該当する
時間だけハイレベルに維持され、分周信号ＤＡがローレ
ベルに遷移されると、図３のＮＡＮＤゲート６３、６６
の出力信号が共にハイレベルに遷移し、信号ＤＡ１、Ｄ
Ａｎは共にローレベルに遷移される。この場合、信号Ｄ
Ｂｎ，ＤＣｎはローレベルのままである。
【００２８】この場合、分周信号ＤＡがローレベルに遷
移されるとき、フリップフロップ３２ｊはハイレベルの
クロック信号ＤＡｎをラッチしてハイレベルの第１周期
検出信号Ｆ０１を出力し、各フリップフロップ３２ｋ、
３２ｌはローレベルの第２及び第３周期検出信号Ｆ０
２、Ｆ０３を夫々出力する。また、同様にして分周信号
ＤＡの周期が遅延周期Ｐ２よりも大きく、遅延周期Ｐ３
よりは小さい場合、図５に示すように、信号ＤＡｎ、Ｄ
Ｂｎの発生により、図５（Ｈ）及び（Ｉ）に示すように
第１及び第２周期検出信号Ｆ０１、Ｆ０２はハイレベル
になり、図５（Ｊ）に示すように第３周期検出信号Ｆ０
３はローレベルになる。また、分周信号ＤＡの周期が遅
延周期Ｐ３よりも大きい場合は第１〜第３周期検出信号
Ｆ０１、Ｆ０２、Ｆ０３の全てがハイレベルになり、分
周信号ＤＡの周期が遅延周期Ｐ１よりも小さい場合は第
１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３の全てが
ローレベルになる。
移されるとき、フリップフロップ３２ｊはハイレベルの
クロック信号ＤＡｎをラッチしてハイレベルの第１周期
検出信号Ｆ０１を出力し、各フリップフロップ３２ｋ、
３２ｌはローレベルの第２及び第３周期検出信号Ｆ０
２、Ｆ０３を夫々出力する。また、同様にして分周信号
ＤＡの周期が遅延周期Ｐ２よりも大きく、遅延周期Ｐ３
よりは小さい場合、図５に示すように、信号ＤＡｎ、Ｄ
Ｂｎの発生により、図５（Ｈ）及び（Ｉ）に示すように
第１及び第２周期検出信号Ｆ０１、Ｆ０２はハイレベル
になり、図５（Ｊ）に示すように第３周期検出信号Ｆ０
３はローレベルになる。また、分周信号ＤＡの周期が遅
延周期Ｐ３よりも大きい場合は第１〜第３周期検出信号
Ｆ０１、Ｆ０２、Ｆ０３の全てがハイレベルになり、分
周信号ＤＡの周期が遅延周期Ｐ１よりも小さい場合は第
１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３の全てが
ローレベルになる。
【００２９】従って、図５は、分周信号ＤＡの周期が遅
延周期Ｐ２よりも大きく、遅延周期Ｐ３よりは小さい場
合の出力形態を例示している。遅延調節器３３では、図
４に示すように、第１周期検出信号Ｆ０１だけがハイレ
ベルの状態であるとき、伝送ゲート３３ｅ，３３ｇ，３
３ｈはターンオフされ、インバーター３３ｊ，ＮＡＮＤ
ゲート３３Ｋ及びインバーター３３ｌにより伝送ゲート
３３ｆはターンオンされて、第１クロック信号ＣＬＯＣ
Ｋがそのまま第２クロック信号ＣＬＫＤとして出力され
る。
延周期Ｐ２よりも大きく、遅延周期Ｐ３よりは小さい場
合の出力形態を例示している。遅延調節器３３では、図
４に示すように、第１周期検出信号Ｆ０１だけがハイレ
ベルの状態であるとき、伝送ゲート３３ｅ，３３ｇ，３
３ｈはターンオフされ、インバーター３３ｊ，ＮＡＮＤ
ゲート３３Ｋ及びインバーター３３ｌにより伝送ゲート
３３ｆはターンオンされて、第１クロック信号ＣＬＯＣ
Ｋがそのまま第２クロック信号ＣＬＫＤとして出力され
る。
【００３０】また、第１及び第２周期検出信号Ｆ０１、
Ｆ０２がハイレベルである場合、伝送ゲート３３ｅ，３
３ｆ，３３ｈはターンオフされ、ＮＡＮＤゲート３３ｍ
及びインバーター３３ｎにより伝送ゲート３３ｇだけが
ターンオンされて、遅延器３３ｃにより遅延された信号
が第２クロック信号ＣＬＫＤとして出力される。また、
第３周期検出信号Ｆ０３だけがハイレベルである場合、
伝送ゲート３３ｅ，３３ｆ，３３ｇはターンオフされ、
インバーター３３ｏにより伝送ゲート３３ｈだけがター
ンオンされて、遅延器３３ｃ，３３ｄにより順次遅延さ
れた信号が第２クロック信号ＣＬＫＤとして出力され
る。
Ｆ０２がハイレベルである場合、伝送ゲート３３ｅ，３
３ｆ，３３ｈはターンオフされ、ＮＡＮＤゲート３３ｍ
及びインバーター３３ｎにより伝送ゲート３３ｇだけが
ターンオンされて、遅延器３３ｃにより遅延された信号
が第２クロック信号ＣＬＫＤとして出力される。また、
第３周期検出信号Ｆ０３だけがハイレベルである場合、
伝送ゲート３３ｅ，３３ｆ，３３ｇはターンオフされ、
インバーター３３ｏにより伝送ゲート３３ｈだけがター
ンオンされて、遅延器３３ｃ，３３ｄにより順次遅延さ
れた信号が第２クロック信号ＣＬＫＤとして出力され
る。
【００３１】また、第１〜第３周期検出信号Ｆ０１、Ｆ
０２、Ｆ０３の全てがローレベルである場合、伝送ゲー
ト３３ｆ，３３ｇ，３３ｈはターンオフされ、インバー
ター３３ｉにより伝送ゲート３３ｅだけがターンオンさ
れ、ハイレベルのイネーブル信号ＥＮによりネガティブ
遅延器３３ｂが動作してクロック信号ＣＬＯＣＫをネガ
ティブ遅延させるので、クロック信号ＣＬＯＣＫよりも
周波数の高い信号を第２クロック信号ＣＬＫＤとして出
力する。
０２、Ｆ０３の全てがローレベルである場合、伝送ゲー
ト３３ｆ，３３ｇ，３３ｈはターンオフされ、インバー
ター３３ｉにより伝送ゲート３３ｅだけがターンオンさ
れ、ハイレベルのイネーブル信号ＥＮによりネガティブ
遅延器３３ｂが動作してクロック信号ＣＬＯＣＫをネガ
ティブ遅延させるので、クロック信号ＣＬＯＣＫよりも
周波数の高い信号を第２クロック信号ＣＬＫＤとして出
力する。
【００３２】このように、クロック信号発生器３０は第
１クロック信号ＣＬＯＣＫの周期に応じて当該第１クロ
ック信号ＣＬＯＣＫの遅延量を調節して第２クロック信
号ＣＬＫＤをクロック調節器４０に出力する。図６は、
第１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３の全て
がローレベルである場合の、データ出力バッファ５０の
出力信号ＯＵＴＰＵＴに関するタイミング図で、図７は
第１及び第２周期検出信号Ｆ０１、Ｆ０２がハイレベル
である場合の、出力信号ＯＵＴＰＵＴに関するタイミン
グ図である。
１クロック信号ＣＬＯＣＫの周期に応じて当該第１クロ
ック信号ＣＬＯＣＫの遅延量を調節して第２クロック信
号ＣＬＫＤをクロック調節器４０に出力する。図６は、
第１〜第３周期検出信号Ｆ０１、Ｆ０２、Ｆ０３の全て
がローレベルである場合の、データ出力バッファ５０の
出力信号ＯＵＴＰＵＴに関するタイミング図で、図７は
第１及び第２周期検出信号Ｆ０１、Ｆ０２がハイレベル
である場合の、出力信号ＯＵＴＰＵＴに関するタイミン
グ図である。
【００３３】即ち、クロック調節器４０は、入力した第
２クロック信号ＣＬＫＤにより図６（Ｂ）及び図７
（Ｂ）に示すような第３クロック信号ＣＬＫＤ０と、図
６（Ｃ）及び図７（Ｃ）に示すような出力イネーブル信
号ＯＵＴＥＮ−ｂとをデータ出力バッファ５０に出力す
る。このとき、図６（Ｅ）及び図７（Ｅ）にそれぞれ示
したように、出力信号ＯＵＴＰＵＴの維持時間ｔ０Ｈ
（クロック信号ＣＬＯＣＫの上昇エッジから出力ロー電
圧ＶOLまで到達する時間）が第１クロック信号ＣＬＯＣ
Ｋの周期に応じて調節される。尚、クロック調節器４０
及びデータ出力バッファ５０は、従来と同様の構成であ
り、その動作は従来と同様であり説明を省略する。
２クロック信号ＣＬＫＤにより図６（Ｂ）及び図７
（Ｂ）に示すような第３クロック信号ＣＬＫＤ０と、図
６（Ｃ）及び図７（Ｃ）に示すような出力イネーブル信
号ＯＵＴＥＮ−ｂとをデータ出力バッファ５０に出力す
る。このとき、図６（Ｅ）及び図７（Ｅ）にそれぞれ示
したように、出力信号ＯＵＴＰＵＴの維持時間ｔ０Ｈ
（クロック信号ＣＬＯＣＫの上昇エッジから出力ロー電
圧ＶOLまで到達する時間）が第１クロック信号ＣＬＯＣ
Ｋの周期に応じて調節される。尚、クロック調節器４０
及びデータ出力バッファ５０は、従来と同様の構成であ
り、その動作は従来と同様であり説明を省略する。
【００３４】このように、第１クロック信号ＣＬＯＣＫ
の周期に応じて出力信号ＯＵＴＰＵＴの出力される時間
が調節されるため、データアクセス時間ｔＡＣ（クロッ
ク信号ＣＬＯＣＫの上昇エッジから出力ハイ電圧ＶOHま
で到達する時間）及び出力信号ＯＵＴＰＵＴの維持時間
ｔ０Ｈが第１クロック信号ＣＬＯＣＫの周期に応じて可
変調節できる。
の周期に応じて出力信号ＯＵＴＰＵＴの出力される時間
が調節されるため、データアクセス時間ｔＡＣ（クロッ
ク信号ＣＬＯＣＫの上昇エッジから出力ハイ電圧ＶOHま
で到達する時間）及び出力信号ＯＵＴＰＵＴの維持時間
ｔ０Ｈが第１クロック信号ＣＬＯＣＫの周期に応じて可
変調節できる。
【００３５】尚、ＳＤＲＡＭの場合、コラムアドレスス
トローブ信号の待機時間に応じて異なる周期においても
同様な維持時間ｔ０Ｈを必要とすることもあるので、ク
ロック信号発生器３０はコラムアドレスストローブ信号
の待機時間を調節する回路を備えるようにするとよい。
トローブ信号の待機時間に応じて異なる周期においても
同様な維持時間ｔ０Ｈを必要とすることもあるので、ク
ロック信号発生器３０はコラムアドレスストローブ信号
の待機時間を調節する回路を備えるようにするとよい。
【００３６】
【発明の効果】以上説明したように、請求項１〜６に記
載の発明に係るデータ出力バッファ用クロック調節装置
によれば、入力したクロック信号の周期に応じてデータ
出力バッファのデータアクセス時間及び出力信号の維持
時間を調節するようになっているため、低い周波数のク
ロック信号によりメモリが動作するとき、出力信号の維
持時間を長くしてバッファーリングされたデータを余裕
のある出力になるようにし、高い周波数のクロック信号
によりメモリが動作する場合はデータアクセス時間を速
くし得るという効果がある。
載の発明に係るデータ出力バッファ用クロック調節装置
によれば、入力したクロック信号の周期に応じてデータ
出力バッファのデータアクセス時間及び出力信号の維持
時間を調節するようになっているため、低い周波数のク
ロック信号によりメモリが動作するとき、出力信号の維
持時間を長くしてバッファーリングされたデータを余裕
のある出力になるようにし、高い周波数のクロック信号
によりメモリが動作する場合はデータアクセス時間を速
くし得るという効果がある。
【図１】本発明に係るデータ出力バッファ用クロック調
節装置の一実施形態を示すブロック図である。
節装置の一実施形態を示すブロック図である。
【図２】図１の周期比較器を示した構成図である。
【図３】図２の周期比較器の遅延器を示した構成図であ
る。
る。
【図４】図１の遅延調節器を示した構成図である。
【図５】本実施形態のクロック信号分周器及び周期比較
器の入出力タイミング図である。
器の入出力タイミング図である。
【図６】本実施形態に係るクロック信号発生器の入力ク
ロック信号の周期が小さい場合のデータ出力バッファの
出力信号に関するタイミング図である。
ロック信号の周期が小さい場合のデータ出力バッファの
出力信号に関するタイミング図である。
【図７】本実施形態に係るクロック信号発生器の入力ク
ロック信号の周期が大きい場合のデータ出力バッファの
出力信号に関するタイミング図である。
ロック信号の周期が大きい場合のデータ出力バッファの
出力信号に関するタイミング図である。
【図８】従来のデータ出力バッファ用クロック調節装置
を示したブロック図である。
を示したブロック図である。
【図９】データ出力バッファを示した回路図である。
【図１０】従来のデータ出力バッファ用クロック調節装
置の入出力信号のタイミング図である。
置の入出力信号のタイミング図である。
２０：データラッチ部 ２１：出力イネーブル部 ２２：出力駆動部 ３０：クロック信号発生器 ３１：クロック信号分周器 ３２：周期比較器 ３３：遅延調節器 ４０：クロック調節器 ５０：データ出力バッファ
Claims (6)
- 【請求項１】入力する第３クロック信号（ＣＬＫＤ０）
及び出力イネーブル信号（ＯＵＴＥＮ−ｂ）に基づいて
入力データをバッファーリングして出力信号（ＯＵＴＰ
ＵＴ）を発生するデータ出力バッファ（５０）への、前
記第３クロック信号（ＣＬＫＤ０）及び出力イネーブル
信号（ＯＵＴＥＮ−ｂ）の出力タイミングを調節するデ
ータ出力バッファ用クロック調節装置であって、 第１クロック信号（ＣＬＯＣＫ）の周期に応じて遅延時
間を可変設定可能で前記第１クロック信号（ＣＬＯＣ
Ｋ）の入力後設定した前記遅延時間後に第２クロック信
号（ＣＬＫＤ）を発生させるクロック信号発生器（３
０）と、 該クロック信号発生器（３０）からの前記第２クロック
信号（ＣＬＫＤ）入力後、当該第２クロック信号（ＣＬ
ＫＤ）を予め定められた時間遅延して前記第３クロック
信号（ＣＬＫＤ０）及び出力イネーブル信号（ＯＵＴＥ
Ｎ−ｂ）を発生して前記データ出力バッファ（５０）に
出力するクロック調節器（４０）と、を備えて構成され
たことを特徴とするデータ出力バッファ用クロック調節
装置。 - 【請求項２】前記クロック信号発生器（３０）は、前記
第１クロック信号（ＣＬＯＣＫ）の周期を分周して分周
信号（ＤＡ）を出力するクロック信号分周器（３１）
と、該クロック信号分周器（３１）から出力された前記
分周信号（ＤＡ）に基づいて前記第１クロック信号（Ｃ
ＬＯＣＫ）の周期を検出し検出周期に応じて第１〜第３
周期検出信号（Ｆ０１、Ｆ０２、Ｆ０３）を発生する周
期比較器（３２）と、該周期比較器（３２）から出力さ
れた前記第１〜第３周期検出信号（Ｆ０１、Ｆ０２、Ｆ
０３）に基づいて遅延時間を可変設定し前記第１クロッ
ク信号（ＣＬＯＣＫ）の入力から設定遅延時間後に前記
第２クロック信号（ＣＬＫＤ）を前記クロック調節器
（４０）に出力する遅延調節器（３３）と、を備えたこ
とを特徴とする請求項１記載のデータ出力バッファ用ク
ロック調節装置。 - 【請求項３】前記周期比較器（３２）は、前記クロック
信号分周器（３１）からの分周信号（ＤＡ）を遅延させ
る第１遅延器（３２ａ）と、該第１遅延器（３２ａ）か
ら出力した遅延信号（ＤＡｎ）を遅延させる第２遅延器
（３２ｂ）と、該第２遅延器（３２ｂ）から出力される
遅延信号（ＤＢｎ）を遅延させて遅延信号（ＤＣｎ）を
出力する第３遅延器（３２ｃ）と、前記クロック信号分
周器（３１）からの分周信号（ＤＡ）を反転させるイン
バーター（３２ｍ）と、前記第１遅延器（３２ａ）から
の遅延信号（ＤＡｎ）を前記インバーター（３２ｍ）の
出力信号に従いラッチして前記第１周期検出信号（Ｆ０
１）を出力する第１フリップフロップ（３２ｊ）と、前
記第２遅延器（３２ｂ）の遅延信号（ＤＢｎ）を前記イ
ンバーター（３２ｍ）の出力信号によりラッチして第２
周期検出信号（Ｆ０２）を出力する第２フリップフロッ
プ（３２ｋ）と、前記第３遅延器（３２ｃ）の遅延信号
（ＤＣｎ）を前記インバーター（３２ｍ）の出力信号に
よりラッチして第３周期検出信号（Ｆ０３）を出力する
第３フリップフロップ（３２Ｌ）と、を備えたことを特
徴とする請求項２記載のデータ出力バッファ用クロック
調節装置。 - 【請求項４】前記第１フリップフロップ（３２ｊ）は、
前記第１遅延器（３２ａ）の遅延信号（ＤＡｎ）を偶数
個のインバーターを通して受け、前記第２フリップフロ
ップ（３２ｋ）は、前記第２遅延器（３２ｂ）の遅延信
号（ＤＢｎ）を偶数個のインバーターを通して受け、前
記第３フリップフロップ（３２Ｌ）は、前記第３遅延器
（３２ｃ）の遅延信号（ＤＣｎ）を偶数個のインバータ
ーを通して受けることを特徴とする請求項３記載のデー
タ出力バッファ用クロック調節装置。 - 【請求項５】前記各第１〜第３遅延器（３２ａ，３２
ｂ，３２ｃ）は、入力した分周信号（ＤＡ）を順次反転
させる偶数個のインバーター（６０、６１）と、最終段
のインバーター（６１）の出力信号を遅延させる第４遅
延器（６２）と、該第４遅延器（６２）の出力信号と前
記入力した分周信号（ＤＡ）とを否定論理積する第１Ｎ
ＡＮＤゲート（６３）と、該第１ＮＡＮＤゲート（６
３）の出力信号を反転させるインバーター（６４）と、
該インバーター（６４）の出力信号を遅延させて前記遅
延信号（ＤＡｎ）を出力する第５遅延器（６５）と、該
第５遅延器（６５）の出力と分周信号（ＤＡ）とを否定
論理積する第２ＮＡＮＤゲート（６６）と、該第２ＮＡ
ＮＤゲート（６６）の出力信号を反転させるインバータ
ー（６７）と、を夫々備えたことを特徴とする請求項３
又は４記載のデータ出力バッファ用クロック調節装置。 - 【請求項６】前記遅延調節器（３３）は、前記第１クロ
ック信号（ＣＬＯＣＫ）をネガティブ遅延させるネガテ
ィブ遅延器（３３ｂ）と、前記第１クロック信号（ＣＬ
ＯＣＫ）を順次遅延させる第６及び第７遅延器（３３
ｃ、３３ｄ）と、前記ネガティブ遅延器（３３ｂ）の出
力信号をスイッチングして前記第２クロック信号（ＣＬ
ＤＫ）として出力する第１伝送ゲート（３３ｅ）と、前
記第１クロック信号（ＣＬＯＣＫ）をスイッチングして
第２クロック信号（ＣＬＤＫ）として出力する第２伝送
ゲート（３３ｆ）と、前記第６遅延器（３３ｃ）の出力
信号をスイッチングして第２クロック信号（ＣＬＤＫ）
として出力する第３伝送ゲート（３３ｇ）と、前記第７
遅延器（３３ｄ）の出力信号をスイッチングして第２ク
ロック信号（ＣＬＤＫ）として出力する第４伝送ゲート
（３３ｈ）と、第１周期検出信号（Ｆ０１）を反転させ
てイネーブル信号（ＥＮ）として前記ネガティブ遅延器
（３３ｂ）に印加する第１インバーター（３３ｉ）と、
第１周期検出信号（Ｆ０１）を反転させる第２インバー
ター（３３ｉ）と、第２周期検出信号（Ｆ０２）を反転
させる第３インバーター（３３ｊ）と、該第３インバー
ター（３３ｊ）の出力信号と第１周期検出信号（Ｆ０
１）とを否定論理積する第３ＮＡＮＤゲート（３３ｋ）
と、該第３ＮＡＮＤゲート（３３ｋ）の出力信号を反転
させる第４インバーター（３３ｌ）と、第３周期検出信
号（Ｆ０３）を反転させる第５インバーター（３３ｏ）
と、該第５インバーター（３３ｏ）の出力信号と前記第
２周期検出信号（Ｆ０２）とを否定論理積する第４ＮＡ
ＮＤゲート（３３ｍ）と、該第４ＮＡＮＤゲート（３３
ｍ）の出力信号を反転させる第６インバーター（３３
ｎ）と、を備え、 第１伝送ゲート（３３ｅ）の反転端子に第１周期検出信
号（Ｆ０１）を直接印加し、非反転端子に第２インバー
ター（３３ｉ）の出力を印加し、第２伝送ゲート（３３
ｆ）の反転端子に第３ＮＡＮＤゲート（３３ｋ）の出力
を印加し、非反転端子に第４インバーター（３３ｌ）の
出力を印加し、第３伝送ゲート（３３ｇ）の反転端子に
第４ＮＡＮＤゲート（３３ｍ）の出力を印加し、非反転
端子に第６インバーター（３３ｎ）の出力を印加し、第
４伝送ゲート（３３ｇ）の反転端子に第５インバーター
（３３ｏ）の出力を印加し、非反転端子に第３周期検出
信号（Ｆ０３）を直接印加する構成としたことを特徴と
する請求項２〜５のいずれか１つに記載のデータ出力バ
ッファ用クロック調節装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR9982/1997 | 1997-03-22 | ||
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Publications (2)
| Publication Number | Publication Date |
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| US6456136B1 (en) * | 2001-04-13 | 2002-09-24 | Sun Microsystems, Inc. | Method and apparatus for latching data within a digital system |
| KR100675273B1 (ko) * | 2001-05-17 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 |
| DE10130123B4 (de) * | 2001-06-22 | 2005-09-08 | Infineon Technologies Ag | Verzögerungsregelkreis zur Erzeugung komplementärer Taktsignale |
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