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HINTERGRUND DER ERFINDUNG
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1. Bereich der Erfindung
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Die
vorliegende Erfindung betrifft eine Taktsignal-Steuervorrichtung für einen Datenausgabepuffer
und besonders eine verbesserte Taktsignalausgabevorrichtung für einen
Datenausgabepuffer, die in der Lage ist, eine Datenzugriffszeit
und eine Ausgangssignal-Haltezeit eines Ausgangsdatenpuffers gemäß der Periode
eines eingegebenen Taktsignals zu steuern.
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2. Beschreibung des Stands der Technik
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1 zeigt
eine herkömmliche
Taktsignal-Steuervorrichtung.
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Wie
darin gezeigt, enthält
die herkömmliche Taktsignal-Steuervorrichtung
eine Taktsteuerung (10) zum Verzögern eines eingegebenen Taktsignals CLOCK
um eine vorbestimmte Zeitspanne, Erzeugen eines Taktsignals CLKDO
und eines Ausgabe-Freigabesignals OUTEN_b, und einen Datenausgabepuffer
(11) zum Empfangen eines Datums DATA, Puffern des Datums
gemäß dem Taktsignal
CLKDO und dem Ausgabe-Freigabesignal OUTEN_b von der Taktsteuerung
(10), und Erzeugen eines Ausgangssignals OUTPUT.
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2 zeigt
den Datenausgabepuffer (11) in der Schaltung von 1 ausführlicher.
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Wie
darin gezeigt, enthält
der Datenausgabepuffer (11) eine Datenlatcheinheit (20)
zum Latchen des Datums DATA bei einer ansteigenden Flanke des Taktsignals
CLOCK, eine Ausgabe-Freigabeeinheit (21) zum Bestimmen
der Ausgabe des Datums DATA aus der Datenlatcheinheit (20)
gemäß dem Ausgabe-Freigabesignal
OUTEN_b, und eine Ausgangstreibereinheit (22), die durch
das Ausgangssignal von der Ausgabe-Freigabeeinheit (21) getrieben
wird, zum Erzeugen des Ausgangssignals OUTPUT.
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Die
Datenlatcheinheit (20) enthält einen Inverter (20a)
zum Invertieren des Taktsignals CLKDO und zum Erzeugen eines Taktsignals
CA, einen Inverter (20b) zum Invertieren des Taktsignals
CA aus dem Inverter (20a) und zum Erzeugen eines Taktsignals
CB, ein Durchlaßgatter
(20c) zum Durchlassen des Datums DATA gemäß dem Taktsignal
CB aus dem Inverter (20b) und dem Taktsignal CA aus dem Inverter
(20a), entgegengesetzt geschaltete parallele Inverter (20d)
und (20e) zum Latchen des Ausgangssignals des Durchlaßgatters
(20c), ein Durchlaßgatter
(20f) zum Schalten des Ausgangssignals des Inverters (20d)
gemäß einem
Taktsignal CA und einem Taktsignal CB, sowie Inverter (20g)
und (20h) zum aufeinanderfolgenden Invertieren des Ausgangssignals
des Durchlaßgatters
(20f).
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Die
Ausgabe-Freigabeeinheit (21) enthält einen Inverter (21c)
zum Invertieren des Ausgabe-Freigabesignals OUTEN_b, ein NICHT-UND-Gatter (21a)
zum NICHT-UND-Verknüpfen
des Ausgangssignals des Inverters (21c) und des Ausgangssignals des
Inverters (20g) der Datenlatcheinheit (20), und ein
NICHT-ODER-Gatter (21b) zum NICHT-ODER-Verknüpfen des
Ausgabe-Freigabesignals OUTEN_b und des Ausgangssignals des Inverters
(20g) der Datenlatcheinheit (20).
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Die
Ausgangstreibereinheit (22) enthält einen PMOS-Transistor (22a),
dessen Gate das Ausgangssignal des NICHT-UND-Gatters (21a) der Ausgabe-Freigabeeinheit
(21) aufnimmt, dessen Source eine Versorgungsspannung VCC
aufnimmt, und dessen Drain ein Ausgangssignal OUTPUT erzeugt, und einen
NMOS-Transistor (22b), dessen Drain mit dem Drain des PMOS-Transistors (22a)
verbunden ist, dessen Gate das Ausgangssignal des NICHT-ODER-Gatters
der Ausgabe-Freigabeeinheit (21) aufnimmt, und dessen Source
mit einer Massespannung Vss verbunden ist.
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In
einem DRAM (dynamic access memory bzw. dynamischen Speicher mit
wahlfreiem Zugriff) sind eine Vielzahl von Datenausgabepuffern (11)
vorhanden. Jeder Datenausgabepuffer (11) nimmt ein zugeordnetes
Datensignal auf und wird gemäß dem Ausgabe-Freigabesignal
OUTEN_b und dem Taktsignal CLKDO gesteuert.
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Die
Arbeitsweise der herkömmlichen
Taktsignalsteuerung (10) und des Datenausgabepuffers (11)
wird nun mit Bezug auf 1 bis 3 beschrieben.
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Die
Taktsteuerung (10) verzögert
das Taktsignal CLOCK, wie in 3A gezeigt,
um eine vorbestimmte Zeitspanne und gibt das verzögerte Taktsignal
CLKDO, wie in 3B gezeigt, an den Ausgangspuffer
(11) aus. Zu diesem Zeitpunkt gibt die Taktsteuerung (10),
wie in 3 gezeigt, das Ausgabe-Freigabesignal
OUTEN_b an die Ausgabe-Freigabeeinheit (21) des Datenausgabepuffers
(11) aus.
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Zusätzlich öffnet das
Durchlaßgatter
(20), wenn das verzögerte
Taktsignal CLKDO auf Low-Pegel ist, und das Datum DATA, wie in 3D gezeigt, wird
durch das Durchlaßgatter
(20c) geleitet und durch die Inverter (20d) und
(20e) gelatcht, bevor das Datum DATA durch das Durchlaßgatter
(20c) gelangt, wenn das verzögerte Taktsignal CLKDO auf High-Pegel übergeht.
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Wenn
das Ausgabe-Freigabesignal OUTEN_b, wie in 3C gezeigt,
auf Low-Pegel übergeht,
wandelt das NICHT-UND-Gatter
(21a) der Ausgabe-Freigabeeinheit (21) sein Ausgangssignal von
einem hochohmigen Low-Zustand zu einem High-Zustand, wenn das durch die Inverter
(20g) und (20h) gelatchte Datum DATA mit High-Zustand
zu der Ausgangstreibereinheit (22) übertragen wird.
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Geht
zusätzlich
das verzögerte
Taktsignal CLKDO auf High-Pegel über,
nachdem das Ausgabe-Freigabesignal OUTEN_b auf Low-Pegel übergegangen
ist, wird das Durchlaßgatter
(20c) abgeschaltet und das Durchlaßgatter (20f) wird
angeschaltet, und das durch die Inverter (20d) und (20e)
gelatchte Datum DATA wird durch die Inverter (20g) und
(20h) gelatcht, um so den Pegel des Ausgangs des Inverters
(20g) zu einem Low-Pegel zu verändern.
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Deshalb
werden, da die Ausgänge
des NICHT-UND-Gatters (21a) und des NICHT-ODER-Gatters
(21b) zu High-Pegeln werden, der PMOS-Transistor (22a)
abgeschaltet und der NMOS- Transistor
(22b) angeschaltet, und die Ausgabe OUTPUT wird zu einem
Low-Pegel. Als Ergebnis davon puffert die Ausgangstreibereinheit
(22) das Datum DATA.
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Der
herkömmliche
Datenausgabepuffer (11) setzt jedoch die Haltezeit des
Ausgangssignals OUTPUT auf etwa 1–2 ns kürzer als die Datenzugriffszeit tAC,
um die Datenzugriffszeit tAC durch das Taktsignal CLOCK mit hoher
Frequenz zu erfüllen.
Da eine derartige Haltezeit tOH nicht geändert wird, obwohl die Frequenz
des Taktsignals CLOCK verringert wird, wird die Grenze hinsichtlich
der Latchzeit des Datums DATA im Vergleich zu dem Fall, in dem das Taktsignal
CLOCK eine hohe Frequenz hat, nicht verbessert, auch wenn der Speicher
durch ein niederfrequentes Taktsignal CLOCK getrieben wird. Außerdem ist
es beim herkömmlichen
Datenpuffer (11) unmöglich,
die Bedingung der Datenzugriffszeit tAC durch Verwenden eines Taktsignals
CLOCK mit einer vorbestimmten hohen Frequenz zu erfüllen.
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Das
Dokument
US 5,067,109 beschreibt
einen Datenausgabe-Puffer für
ein SRAM-Bauteil,
das einen Leseverstärker
zum Verstärken
von Speicherdaten und eine Schreib-/Lesesteuerschaltung zum Steuern
des Betriebs des Leseverstärkers
umfasst.
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Das
Dokument
EP 0 671 814
A2 beschreibt eine Verzögerungsschleife
zum Detektieren einer Phasendifferenz zweier Signale mit unterschiedlicher Frequenz.
Ein Taktsignalpuffer empfängt
ein externes Taktsignal und stellt ein gepuffertes Taktsignal zur
Verfügung.
Eine Teilerschaltung empfängt
das gepufferte Taktsignal und stellt ein weiteres Taktsignal mit
der halben Frequenz des gepufferten Taktsignals zur Verfügung. Die
Verzögerungsschleife
umfasst ferner eine Zuteilerschaltung, eine spannungsgesteuerte
Verzögerungsschaltung
und einen Zusammenbruchdetektor. Die Zuteilerschaltung empfängt das
weitere Taktsignal als Eingangssignal und stellt ein Verlangsamungssignal
zur Verfügung,
um die Höhe
der Laufzeitverzögerung
durch die spannungsgesteuerte Verzögerungsschaltung einzustellen,
um die Phase des Eingangssignals mit der des Ausgangssignals der
spannungsgesteuerten Verzögerungsschaltung
zu synchronisieren. Ausgaberegister empfangen das von der Verzögerungsschleife ausgegebene
verzögerte
Taktsignal und stellen einem Ausgabepuffer ein Ausgabesignal zur
Verfügung,
der wiederum ein Datenausgabesignal zur Verfügung stellt.
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Das
Dokument
US 4,734,880 beschreibt eine
DRAM-Speicheranordnung, bei der Taktsignale erzeugt werden, indem
das Systemtaktsignal um 35 bzw. 40 ns verzögert wird.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es
ist folglich Ziel der vorliegenden Erfindung, eine Taktsignal-Steuervorrichtung
für einen Datenausgabepuffer
bereitzustellen, die das oben erwähnte, im Stand der Technik
auftretende Problem löst.
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Es
ist ein weiteres Ziel der vorliegenden Erfindung, eine verbesserte
Taktsignal-Steuervorrichtung für
einen Datenausgabepuffer bereitzustellen, die in der Lage ist, eine
Datenzugriffszeit und eine Ausgangssignal-Haltezeit des Datenausgabepuffers gemäß der Periode
eines eingegebenen Taktsignals zu steuern.
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Um
die obigen Ziele zu erreichen, wird eine Taktsignal-Steuervorrichtung
für einen
Datenausgabepuffer bereitgestellt, die enthält: einen Taktsignalgenerator
zum Aufnehmen eines ersten Taktsignals und Erzeugen eines zweiten
Taktsignals CLKD mit einer durch die Periode des ersten Taktsignals
CLOCK gesteuerten Periode, eine Taktsignalsteuerung zum Verzögern des
zweiten Taktsignals aus dem Taktsignal generator um eine vorbestimmte
Zeitspanne, Erzeugen eines dritten Taktsignals CLKDO und eines Ausgabe-Freigabesignals,
und einen Datenausgabepuffer zum Aufnehmen eines eingegebenen Datensignals,
Puffern des aufgenommenen Datensignals gemäß dem dritten Taktsignal und
dem Ausgabe-Freigabesignal von der Taktsignalsteuerung, und Erzeugen
eines Ausgangsdatensignals.
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Weitere
Vorteile, Ziele und Merkmale der Erfindung werden aus der folgenden
Beschreibung besser ersichtlich.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorliegende Erfindung wird aus der im Folgenden gegebenen ausführlichen
Beschreibung und den beigefügten
Zeichnungen, die nur der Darstellung dienen, und somit die vorliegende
Erfindung nicht beschränken,
besser verständlich.
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1 ist
ein Blockschaltbild, das eine herkömmliche Taktsignal-Steuervorrichtung
zeigt;
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2 ist
ein detaillierter Schaltplan, der einen Datenausgabepuffer in der
Schaltung von 1 zeigt;
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3A bis 3E sind
Zeitdiagramme der Wellenformen von Eingangs/Ausgangssignalen in der
Taktsignal-Steuervorrichtung in der Schaltung von 1,
wobei:
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3A ein
Zeitdiagramm der Wellenform eines in eine Taktsteuervorrichtung
in 1 eingegebenen Taktsignals ist;
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3B ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer in 2 eingegebenen verzögerten Taktsignals
ist;
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3C ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer in 2 eingegebenen Ausgabe-Freigabesignals
ist;
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3D ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer in 2 eingegebenen Datensignals
ist; und
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3E ein
Zeitdiagramm der Wellenform eines Ausgangssignals des Ausgangspuffers
in 2 ist;
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4 ist
ein Blockschaltbild, das eine Taktsignal-Steuervorrichtung für einen Datenausgabepuffer
gemäß der vorliegenden
Erfindung zeigt;
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5 ist
ein Blockschaltbild, das einen Periodenkomparator in der Schaltung
von 4 zeigt;
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6 ist
ein Blockschaltbild, das eine Verzögerungseinheit in der Schaltung
von 5 zeigt;
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7 ist
ein Schaltplan, der eine Verzögerungssteuerung
in der Schaltung von 4 zeigt;
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8A bis 8J sind
Zeitdiagramme der Wellenformen von Eingangs/Ausgangssignalen eines
Taktsignalteilers und eines Periodenkomparators in der Schaltung
von 4, wobei:
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8A ein
Zeitdiagramm der Wellenform eines in den Taktsignalteiler eingegebenen
Taktsignals ist;
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8B ein
Zeitdiagramm ist, das ein geteiltes Taktsignal aus dem Taktsignalteiler
zeigt;
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8C bis 8E Zeitdiagramme
der Wellenformen von Signalen aus einer Verzögerungseinheit in der Schaltung
von 6 sind;
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8F und 8G Zeitdiagramme
der Wellenformen von Signalen aus einer Verzögerungseinheit in der Schaltung
von 5 sind; und
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8H bis 8J Zeitdiagramme
der Wellenformen von Signalen aus einem Periodenkomparator sind;
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9A bis 9E sind
Zeitdiagramme der Wellenformen von Ausgangssignalen aus einem Datenausgabepuffer,
wenn die Periode eines eingegebenen Taktsignals aus einem Taktsignalgenerator
in der Schaltung von 4 niedrig ist; wobei
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9A ein
Zeitdiagramm der Wellenform eines zu einer Taktsteuerung übertragenen
Taktsignals ist;
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9B ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen
Taktsignals ist;
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9C ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen
Ausgabe-Freigabesignals ist;
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9D ein
Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen
Datensignals ist; und
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9E ein
Zeitdiagramm der Wellenform eines Ausgangssignals des Ausgabepuffers
ist;
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10A bis 10E sind
Zeitdiagramme der Wellenformen von Ausgangssignalen eines Datenausgabepuffers,
wenn die Periode eines eingegebenen Taktsignals von einem Taktgenerator
in der Schaltung von 4 hoch ist; wobei
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10A ein Zeitdiagramm der Wellenform eines zu einer
Taktsteuerung übertragenen
Taktsignals ist;
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10B ein Zeitdiagramm der Wellenform eines in den
Ausgabepuffer eingegebenen Taktsignals ist;
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10C ein Zeitdiagramm der Wellenform eines in den
Ausgabepuffer eingegebenen Ausgabe-Freigabesignals ist;
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10D ein Zeitdiagramm der Wellenform eines in den
Ausgabepuffer eingegebenen Datensignals ist; und
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10E ein Zeitdiagramm der Wellenform eines Ausgangssignals
des Ausgabepuffers ist.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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4 zeigt
eine Taktsignal-Steuervorrichtung für einen Datenausgabepuffer
gemäß der vorliegenden
Erfindung.
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Wie
darin gezeigt, enthält
die Taktsignal-Steuervorrichtung für einen Datenausgabepuffer gemäß der vorliegenden
Erfindung einen Taktsignalgenerator (30) zum Teilen und
Verzögern
eines eingegebenen verzögerten
Taktsignals CLOCK, und Erzeugen eines Taktsignals CLKD, eine Taktsignalsteuerung
(40) zum Verzögern
des Taktsignals CLKD vom Taktsignalgenerator (30) um eine
vorbestimmte Zeitspanne, Erzeugen eines Taktsignals CLKDO, und Erzeugen
eines Ausgabe-Freigabesignals OUTEN_b, und einen Datenausgabepuffer
(11) zum Aufnehmen eines Eingangsdatums DATA, Puffern des
Datums DATA gemäß dem verzögerten Taktsignal
CLKDO und dem Ausgabe-Freigabesignal OUTEN_b von der Taktsteuerung
(40), und Ausgeben eines Ausgangssignals OUTPUT.
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Der
Taktsignalgenerator (30) enthält einen Taktsignalteiler (31)
zum Verdoppeln der Periode des Taktsignals CLOCK und Ausgeben eines
Taktsignals DA, einen Periodenkomparator (32) zum Detektieren des
Taktsignals DA aus dem Taktsignalteiler (31) und zum Erzeugen
von Taktsignalen F01, F02 und F03, und eine Verzögerungssteuerung (33)
zum Verzögern
des Taktsignals CLOCK gemäß den Taktsignalen
F01, F02 und F03 aus dem Periodenkomparator (32) und zum
Ausgeben des Taktsignals CLKD an die Taktsteuerung (40).
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Der
Periodenkomparator (32), wie in 5 gezeigt,
enthält
eine erste Verzögerungseinheit
(32a) zum Verzögern
des Taktsignals DA aus dem Taktsignalteiler (31) und zum
Ausgeben eines einmal verzögerten
Taktsignals DAn, eine zweite Verzögerungseinheit (32b)
zum weiteren Verzögern
des einmal verzögerten
Taktsignals DAn aus der Verzögerungseinheit
(32a) und zum Ausgeben eines zweimal verzögerten Taktsignals
DBn, eine dritte Verzögerungseinheit
(32c) zum weiteren Verzögern
des zweimal verzögerten
Taktsignals DBn aus der Verzögerungseinheit
(32b) und zum Ausgeben eines dreimal verzögerten Taktsignals
DCn, einen Inverter (32m) zum Invertieren des Taktsignals
DA, in Reihe geschaltete Inverter (32d) und (32e)
zum aufeinanderfolgenden Invertieren des einmal verzögerten Taktsignals
DAn aus der Verzögerungseinheit
(32a), eine Flipflopeinheit (32j) zum Latchen
des Ausgangssignals des Inverters (32e) gemäß dem an
dessen Takteingang angelegten Ausgangssignal des Inverters (32m)
und zum Ausgeben des Taktsignals F01, in Reihe geschaltete Inverter
(32f) und (32g) zum aufeinanderfolgenden Invertieren
des zweimal verzögerten
Taktsignals DBn aus der Verzögerungseinheit 32b,
eine Flipflopeinheit (32k) zum Latchen des Ausgangssignals
des Inverters (32g) gemäß dem an
dessen Takteingang angelegten Ausgangssignal das Inverters (32m)
zum Ausgeben des Taktsignals F02, in Reihe geschaltete Inverter
(32h) und (32i) zum aufeinanderfolgenden Invertieren
des dreimal verzögerten Taktsignals
DCn aus der Verzögerungseinheit
(32c), und eine Flipflopeinheit (32L) zum Latchen
des Ausgangssignals des Inverters (32i) entsprechend dem an
dessen Takteingang angelegten Ausgangssignal des Inverters (32m)
zum Ausgeben des Taktsignals F03.
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Die
Verzögerungseinheit
(32a) des Periodenkomparators (32), wie in 6 gezeigt,
enthält
in Reihe geschaltete Inverter (60) und (61) zum
aufeinanderfolgenden Invertieren des Taktsignals DA aus dem Taktsignalteiler
(31), ein erstes Verzögerungselement
(62) zum Verzögern
des Ausgangssignals des Inverters (61) und zum Ausgeben
eines Taktsignals DA1, ein NICHT-UND-Gatter (63) zum NICHT-UND-Verknüpfen des
Taktsignals DA1 und des Taktsignals DA aus dem Verzögerungselement (62),
einen Inverter (64) zum Invertieren des Ausgangssignals
des NICHT-UND-Gatters (63), ein zweites Verzögerungselement
(65) zum Verzögern des
Ausgangssignals des Inverters (64) und zum Ausgeben eines
Taktsignals DA2, und ein NICHT-UND-Gatter (66) zum NICHT-UND-Verknüpfen der
Ausgabe des Verzögerungselements
(65) und des Taktsignals DA.
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Die
Verzögerungseinheiten
(32b) und (32c) haben denselben Aufbau wie die
Verzögerungseinheit
(32a), können
jedoch unterschiedliche Verzögerungszeiten
aufweisen.
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Die
Verzögerungssteuerung
(33) des Taktsignalgenerators (30), wie in 7 gezeigt,
enthält
einen Inverter (33a) zum Invertieren des Taktsignals F01
aus dem Periodenkomparator (32), um dadurch ein Freigabesignal
EN auszugeben, eine negative Verzögerungseinheit (33b)
zum negativen Verzögern des
Taktsignals CLOCK gemäß dem Freigabesignal EN
aus dem Inverter (33a), Verzögerungseinheiten (33c)
und (33d) zum aufeinanderfolgenden Verzögern des Taktsignals CLOCK,
ein Durchlaßgatter (33e)
zum Schalten des Ausgangssignals der negativen Verzögerungseinheit
(33b) gemäß komplementären Taktsignalen
F01 und F01b, um dadurch ein Taktsignal CLKD auszugeben, ein Durchlaßgatter (33f)
zum Schalten des Taktsignals CLOCK gemäß komplementären Taktsignalen
SW1 und SW1b, um dadurch ein Taktsignal CLKD auszugeben, ein Durchlaßgatter
(33g) zum Schalten des Ausgangssignals der Verzögerungseinheit
(33c) gemäß komplementären Taktsignalen
SW2 und SW2b, um dadurch ein Taktsignal CLKD auszugeben, und ein
Durchlaßgatter
(33h) zum Schalten des Ausgangssignals der Verzögerungseinheit
(33d) gemäß komplementären Taktsignalen
F03 und F03b, um dadurch ein Taktsignal CLKD auszugeben.
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Zusätzlich enthält die Verzögerungssteuerung
(33) einen Inverter (33i) zum Invertieren des Taktsignals
F01 vom Periodenkomparator (32), um dadurch das Taktsignal
F01b zu erzeugen, einen Inverter (33j) zum Invertieren
des Taktsignals F02 vom Periodenkomparator (32), um dadurch
das Taktsignal F02b auszugeben, ein NICHT-UND-Gatter (33k)
zum NICHT-UND-Verknüpfen des
Ausgangssignals des Inverters (33j) und des Taktsignals
F01, um dadurch das Taktsignal SW1b auszugeben, einen Inverter (33L)
zum Invertieren des Ausgangssignals des NICHT-UND-Gatters (33k),
um dadurch das Taktsignal SW1 zu erzeugen, ein NICHT-UND-Gatter
(33m) zum NICHT-UND-Verknüpfen der Taktsignale F02 und
F03b, um dadurch das Taktsignal SW2b zu erzeugen, einen Inverter
(33n) zum Invertieren des Taktsignals SW2b aus dem NICHT-UND-Gatter (33m),
um dadurch das Taktsignal SW2 zu erzeugen, und einen Inverter (33o)
zum Invertieren des Taktsignals F03, um dadurch das Taktsignal F03b
zu erzeugen.
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Die
Arbeitsweise der Taktsignal-Steuervorrichtung für einen Datenausgabepuffer
gemäß der vorliegenden
Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
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Der
Taktsignalteiler (31) empfängt das Taktsignal CLOCK, wie
in 8A gezeigt, und teilt die Signalfrequenz auf die
Hälfte
und gibt das geteilte Taktsignal DA, wie in 8B gezeigt,
an den Periodenkomparator (32) aus.
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Der
Periodenkomparator (32) verzögert das empfangene Taktsignal
DA und gibt, wie jeweils in 8C bis 8E gezeigt,
Taktsignale DA1 bis DAn und, wie jeweils in 8F und 8G gezeigt,
Taktsignale DB1 bis DBn aus. Unter der Annahme, daß die von
der Verzögerungseinheit
(32a) des Periodenkomparators (32) gelieferte
Verzögerungszeit
P1 ist, die von der Verzögerungseinheit
(32b) gelieferte Verzögerungszeit
P2 ist, und die von der Verzögerungseinheit
(32c) gelieferte Verzögerungszeit
P3 ist, werden die Pegel der Taktsignale F01 bis F03 gemäß der Periode
des Taktsignals DA und dem Unterschied zwischen den Verzögerungszeiten
P1 bis P3 bestimmt.
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Falls
nämlich
die Periode des Taktsignals DA länger
als die Verzögerungszeit
P1 und kürzer
als die Verzögerungszeit
P2 ist, wird das Taktsignal DAn für die dem Unterschied zwischen
der Dauer des High-Pegels des Taktsignals DA und der Verzögerungszeit
P1 entsprechenden Zeitspanne auf High-Pegel gehalten. Geht das Taktsignal
DA auf Low-Pegel über,
wird das Taktsignal DA2 durch die NICHT-UND-Gatter (63)
und (64), wie in 6 gezeigt,
auf Low-Pegel überführt. Dadurch
wird das Taktsignal DAn auf Low-Pegel überführt.
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Deshalb
bleiben die Taktsignale DBn und DCn auf Low-Pegel. Geht das Taktsignal DA auf Low-Pegel über, latcht
die Flipflopeinheit (32j) das Taktsignal DAn mit High-Pegel
und gibt ein Taktsignal F01 mit High-Pegel, wie in 8H gezeigt,
aus, und die Flipflopeinheiten (32k) und (32L)
geben Taktsignale F02 und F03 mit Low-Pegel, wie in 8I und 8J gezeigt,
aus.
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Falls
die Periode des Taktsignals DA länger als
die Verzögerungszeit
P2 und kürzer
als die Verzögerungszeit
P3 ist, gehen die Taktsignale F01 und F02 auf High-Pegel und das
Taktsignal F03 geht auf Low-Pegel.
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Falls
außerdem
die Periode des Taktsignals DA länger
als die Verzögerungszeit
P3 ist, werden die Taktsignale F01, F02 und F03 alle auf High-Pegel überführt, und
falls die Periode des Taktsignals DA kürzer als die Verzögerungszeit
P1 ist, gehen die Taktsignale F01, F02 und F03 alle auf Low-Pegel.
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Ist
mit Bezug auf 7 nur das Taktsignal F01 auf
High-Pegel, werden durch die von der den Inverter (33j),
das NICHT-UND-Gatter (33k) und den Inverter (33L)
enthaltenden Schaltung erzeugte Signale SW1 und SW1b die Durchlaßgatter
(33e), (33g) und (33h) abgeschaltet und
das Durchlaßgatter
(33f) angeschaltet, und das Taktsignal CLOCK wird direkt als
das Taktsignal CLKD ausgegeben.
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Sind
die Taktsignale F01 und F02 auf High-Pegel, werden durch von der
das NICHT-UND-Gatter (33m) und den Inverter (33n) enthaltenden
Schaltung erzeugte Signale SW2 und SW2b die Durchlaßgatter
(33e), (33f) und (33h) abgeschaltet und nur
das Durchlaßgatter
(33g) angeschaltet, und das Taktsignal CLOCK wird verzögert und über die
Verzögerungseinheit
(33c) als das Taktsignal CLKD ausgegeben.
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Ist
nur das Taktsignal F03 auf High-Pegel, werden durch das Taktsignal
F03 und das durch den Inverter (33o) erzeugte komplementäre Taktsignal F03b
die Durchlaßgatter
(33e), (33f) und (33g) abgeschaltet und
nur das Durchlaßgatter
(33h) angeschaltet, und das durch die Verzögerungseinheiten (33c)
und (33d) verzögerte
Taktsignal CLOCK wird als das Taktsignal CLKD ausgegeben.
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Falls
die Taktsignale F01, F02 und F03 alle auf Low-Pegel sind, werden durch das Signal
F01 und sein durch den Inverter (33i) erzeugtes Komplement
F01b die Durchlaßgatter
(33f), (33g) und (33h) alle abgeschaltet
und nur das Durchlaßgatter
(33e) wird angeschaltet. Zu diesem Zeitpunkt wird die negative
Verzögerungseinheit
(33b) durch das Freigabesignal EN mit High-Pegel vom Inverter
(33a) betrieben, es wird nämlich ein Signal, das schneller
ist als das Taktsignal CLOCK, als das Taktsignal CLKD ausgegeben.
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Als
Ergebnis davon gibt der Taktsignalgenerator (30) das Taktsignal
CLKD mit einer durch die Periode des Taktsignals CLOCK gesteuerten
Periode an die Taktsteuerung (40) aus.
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9A bis 9E sind
Zeitdiagramme der Wellenformen von Ausgangssignalen des Datenausgabepuffers
(50), wenn die Taktsignale F01, F02 und F03 alle auf Low-Pegel
sind. Zusätzlich
sind 10A bis 10E Zeitdiagramme
der Wellenformen von Ausgangssignalen, wenn die Taktsignale F01
und F02 auf High-Pegel sind.
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Die
Taktsteuerung (40) gibt nämlich das Taktsignal CLKDO,
wie in 9B und 10B gezeigt, und
das Ausgabe-Freigabesignal
OUTEN_b, wie in 9C und 10C gezeigt,
gemäß dem eingegebenen
Taktsignal CLKD an den Datenausgabepuffer (50) aus. Wie
in 9A bis 9E gezeigt,
wird der Zeitpunkt T1, zu dem das Ausgangssignal OUTPUT ausgegeben
wird, nämlich
die Haltezeit tOH des Ausgangssignals OUTPUT, durch das Taktsignal
CLOCK gesteuert, und, wie in 10A bis 10E gezeigt, der Zeitpunkt T2, zu dem das Ausgangssignal
OUTPUT ausgegeben wird, gesteuert.
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Da
der Zeitpunkt, zu dem das Ausgangssignal OUTPUT ausgegeben wird,
gemäß der Periode des
Taktsignals CLOCK gesteuert werden kann, werden die Datenzugriffszeit
tAC und die Haltezeit tOH des Ausgangssignals OUTPUT gemäß der Periode des
Taktsignals CLOCK variabel gemacht.
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Zusätzlich kann
der Taktsignalgenerator (30) für den Fall von SDRAM (synchronem
DRAN), obwohl gemäß der Latenzzeit
eines Spaltenadreß-Strobesignals
unterschiedliche Perioden vorhanden sind, da die identische Haltezeit
tOH benötigt
wird, eine Schaltung zum Steuern der Latenzzeit des Spaltenadreß-Strobesignals
enthalten.
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Wie
oben beschrieben, richtet sich die Taktsignal-Steuervorrichtung für einen Datenausgabepuffer
gemäß der vorliegenden
Erfindung grundsätzlich
auf das Steuern der Datenzugriffszeit eines Datenausgabepuffers
und der Haltezeit seines Ausgangssignals gemäß der Periode des eingegebenen Taktsignals.
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Wird
nämlich
bei der vorliegenden Erfindung der Speicher gemäß einem Taktsignal niedrigerer Frequenz
betrieben, wird das gepufferte Datum vollständig ausgegeben, da die Haltezeit
des Ausgangssignals vergrößert wird,
und wenn der Speicher gemäß einem
Taktsignal höherer
Frequenz betrieben wird, wird eine schnellere Datenzugriffszeit
erhalten.