JP2008503159A - 低電力と低いタイミング・ジッタのフェーズ・ロック・ループと方法 - Google Patents

低電力と低いタイミング・ジッタのフェーズ・ロック・ループと方法 Download PDF

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Abstract

フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたＣＬＫOUT信号は、相対的に高い周波数を持っている。

Description

本発明は、入力クロック信号から１つ以上のクロック信号を生成するためのフェーズ・ロック・ループに関する。
（関連出願の相互参照）
本願は、ここに参照によって含まれている２００４年の６月１４日に出願されたＬＯＷ ＰＯＷＥＲ ＡＮＤ ＬＯＷ ＴＩＭＩＮＧ ＪＩＴＴＥＲ ＰＨＡＳＥ−ＬＯＣＫ ＬＯＯＰ ＡＮＤ ＭＥＴＨＯＤという表題を付けられたＵ．Ｓ．特許出願Ｎｏ．１０／８６８，２８４の出願日の利益を要求する。
（発明のバックグラウンド）
周期的なデジタル信号は一般的にさまざまな電子装置の中で使われる。たぶん最も一般的な周期的なデジタル信号は、一般に、デジタル信号のタイミング、または動作がデジタル信号に行われるタイミング、を確率するために使われるクロック信号である。たとえば、データ信号は、一般に、同期的なダイナミックＲＡＭ（”ＳＤＲＡＭ”）デバイスなどのメモリ装置に、およびそこから、クロックまたはデータ・ストローブ信号によって同時性を有して、結合される。
メモリ装置および他のデバイスのスピードが増大し続けるにつれて、データ信号などのデジタル信号が有効となる「目（eye）」または期間（period）はますます小さくなり、この結果、デジタル信号をキャプチャーするために使われるストローブ信号または他のクロック信号のタイミングを、いっそうよりクリチカルにする。特に、目のサイズがより小さくなるにつれて、ストローブ信号の伝播遅延は、キャプチャーされるデジタル信号（複数）の伝播遅延と異なる可能性がある。結果として、デジタル信号に対するストローブ信号のスキューは、ストローブ信号のトランジションが、キャプチャーされる信号の目の中に存在しない点まで、増大する可能性がある。
キャプチャーされデジタル信号に対するストローブ信号の正しいタイミングを保証するために使われる１つの技術は、ストローブ信号を生成するためにフェーズ・ロック・ループ（”ＰＬＬ”）を使用することである。具体的には、フェーズ・ロック・ループは、ストローブ信号のタイミングが、デジタル信号のストローブ信号と有効な目との間の位相誤差を最小化するために調整されることを可能にする。たとえば、図１に例示するように、従来のフェーズ・ロック・ループ１０は入力クロック信号ＣＬＫINを受け取り、ＣＬＫIN信号から出力クロック信号ＣＬＫOUTを生成する。フェーズ・ロック・ループ１０は、入力クロックＣＬＫIN信号を受け取り、ＣＬＫIN信号の位相を出力クロック信号ＣＬＫOUTと比較する位相検出器１２を含む。位相検出器１２は、ＣＬＫIN信号とＣＬＫOUT信号の間で位相誤差を指し示す誤差信号ＶEを生成する。この誤差信号ＶEは、通常比較的高い利得を有するループ増幅器１４に供給される。ループ増幅器１４は、増幅された誤差信号ＶE+を生成する。
ＶE信号は、ＣＬＫINとＣＬＫOUT信号の間の位相誤差を指し示す相対的に低い周波数コンポーネントを持っているけれども、それは普通、ＣＬＫIN信号とＣＬＫOUT信号からの高調波も含んでいる。以下に説明されるように、これらの高調波は、ＣＬＫOUT信号の位相を高い周波数で周期的に変化させ、この特性は、「位相雑音」として知られている。位相雑音を最小化するために、増幅されたＶE信号は、ループ・フィルタ１６に供給され、これは、普通、ＣＬＫIN信号の周波数をはるかに下回る遮断周波数を持っているローパス・フィルタである。したがって、ループ・フィルタ１６は、電圧制御発振器（「ＶＣＯ」）２０に供給される、相対的に低い周波数の制御信号ＶCONを生成する。演算増幅器（図示せず）などの１つのコンポーネントは、ループ・フィルタ１６とループ増幅器１４両方のためにしばしば使用される。ＶＣＯ２０は、ＶCON信号の大きさに比例した周波数を有するＣＬＫOUT信号を生成する。
動作時、フェーズ・ロック・ループ１０の閉ループの性質は、ＣＬＫOUT信号の周波数をＣＬＫIN信号の周波数に等しく維持する大きさにＶCON信号に持たせる位相誤差によって、ＶＣＯ２０からのＣＬＫOUT信号の位相が調整され、その結果、ＣＬＫOUT信号の位相が、ＣＬＫINの位相と異なる。一般論として、与えられた位相誤差がより大きいコントロール電圧ＶCONを作り出すことになるので、小さな位相誤差が、より大きいゲインを有するループ増幅器１４を使用することによって維持されることになる。
別の従来のフェーズ・ロック・ループ３０が、図２に示される。フェーズ・ロック・ループ３０は、図１のフェーズ・ロック・ループ１０に構造と動作の点で、実質的に同一である。したがって、簡潔さのために、同一のコンポーネントは同じ参照番号で提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ３０は、周波数分割器３４をＶＣＯ２０から位相検出器１２までの信号経路に含めることによって、フェーズ・ロック・ループ１０と異なる。したがって、周波数分割器３４はＣＬＫOUT信号の周波数を任意の整数値Ｎで割ることによって、それを低減するようにプログラマブルである。したがって、ＣＬＫOUT信号がＦ0の周波数を持っているならば、位相検出器１２にフィード・バックされた信号はＦ0／Ｎの周波数を持つことになる。
動作時、フェーズ・ロック・ループ３０の閉ループの性質は、位相検出器１２に供給された信号の周波数が互いに等しいことを保証する値をＶCON信号に持たせることになる。したがって、ＣＬＫIN信号がＦINの周波数を持っているならば、位相検出器１２にフィード・バックされた信号の周波数Ｆ0／ＮはＦINであり、すなわち、Ｆ0／Ｎ＝ＦINである。Ｆ0に対する方程式を解決することによって、Ｆ0＝Ｎ＊ＦIN、すなわちＣＬＫOUT信号がＣＬＫIN信号の周波数の整数倍の周波数を持つのが理解される。
フェーズ・ロック・ループは、デジタル信号が高速で動作するデジタル・デバイスでキャプチャーされることを可能にすることに成功するけれども、それらは欠点がないわけではない。特に、フェーズ・ロック・ループは、たくさんのパワーを消費する可能性があり、それはラップトップコンピュータのようなバッテリ式の、あるアプリケーションでは大きな欠点である可能性がある。フェーズ・ロック・ループによって消費された電力の大きさはいくつかのパラメータの関数である。一般に、フェーズ・ロック・ループによって消費される電力は、トランジスタが２つの論理レベルの間で切り換えられるたびに電力が消費されるので、そのループによって生成された信号の周波数に、直接比例している。あいにく、高い動作周波数は、デジタル機器の速い動作スピードとマッチすることを必要とし、これにより、電力消費量を最小化することを非現実的にする。また、高い動作周波数は、ロックされた条件を達成するのにフェーズ・ロック・ループが必要とする時間を低減する利点を有している。
フェーズ・ロック・ループはまた電力消費量と関連したそれら以外の問題をもたらす可能性がある。フェーズ・ロック・ループにより作り出されたクロック信号は、とりわけ、ループ増幅器１４が、上述されたように、よい位相制御を提供するのに望ましい高いゲインを持っている場合、許容できない量の位相雑音を有する可能性がある。位相雑音は、ループ・フィルタ１６の周波数応答を低減することによって低減させられることができるのに対して、そうすることは、ＣＬＫIN信号の周波数変化に応答するループの能力を低下させる可能性があり、ループがロックを達成するのに必要とされる時間を不必要に増大させる可能性がある。
位相雑音と他の雑音源の影響は、図３に示されたフェーズ・ロック・ループを参照することによって説明されることができ、この図３は、雑音源θN1、θN2、およびθN3が追加された図２のフェーズ・ロック・ループ３０である。また、図３には、ＫΦとして位相検出器１２のゲインが、ＺF（Ｓ）としてループ増幅器１４の伝達関数が、およびＫVCO／ＳとしてのＶＣＯ２０の伝達関数が、示されている雑音源θN1は。ＣＬＫIN信号中の位相雑音であり、それは、たとえば、電源電圧における変動に起因する可能性がある。雑音源θN2は、ループ・フィルタ１６内の電気的な雑音であり、それはたとえばループ・フィルタ１６中の信号の相互結合に起因する可能性がある。雑音源θN3は電圧制御発振器２０内の位相雑音である。フェーズ・ロック・ループ３０のオープン・ループ・ゲインＧ（Ｓ）は、数式Ｇ（Ｓ）＝ＫΦＺF（Ｓ）ＫVCO／Ｓにより与えられて、これらの雑音源のうちのすべてと出力信号ＣＬＫOUTの間の伝達関数は、以下の数式で表現することができる。
ＨN1（Ｓ）＝ＮＧ（Ｓ）／（１＋Ｇ（Ｓ）） （グラフ１）
ＨN2（Ｓ）＝ＫVCO／Ｓ（１＋Ｇ（Ｓ）） （グラフ２）
ＨN3（Ｓ）＝１／（１＋Ｇ（Ｓ）） （グラフ３）
これらの数式のグラフが図４に示される。下に説明されるように、本発明の実施形態用の同様なグラフが、都合良くこれらのグラフと比較されることができる。
したがって、高い周波数で動作し、しかも相対的に小さな電力を消費し、広い周波数範囲にわたって動作し、ロックされた条件を相対的に迅速に達成することができるフェーズ・ロック・ループを求めるニーズが存在する。
（発明の概要）
フェーズ・ロック・ループとその方法は、入力クロック信号に応答する出力クロック信号を生成するために使われる。フェーズ・ロック・ループは、入力クロック信号の位相と出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器を含む。フェーズ・ロック・ループはまた、位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器を含む。しかし、電圧制御発振器からのクロック信号は出力クロック信号として使用されない。その代わりに、電圧制御発振器からのクロック信号は、電圧制御発振器によって生成されたクロック信号の周波数の整数倍の周波数で、出力クロック信号を生成する周波数逓倍器（frequency multiplier）に結合される。電圧制御発振器は、リング状に互いに結合され、遅延素子を通して信号の伝播遅延をコントロールするそれぞれの遅延制御端子を有する複数の遅延素子で形成されたリング・オシレータとすることができる。遅延素子のそれぞれの遅延制御端子は、遅延素子のそれぞれの信号の伝播遅延が位相誤差信号と一致するように、位相検出器の出力に結合される。遅延素子のそれぞれは、電圧制御発振器によって生成されたそれぞれの位相のクロック信号を生成する。電圧制御発振器が、複数位相の信号（multi-phased signals）を生成する場合、周波数逓倍器は、クロック並直列変換器（serializer）とすることができ、これは、個々の遅延素子からのクロック信号の位相のトランジションに応答して、２つのレベルの間で出力クロック信号をトランジションさせる。
（詳細な説明）
本発明による入力クロック信号ＣＬＫINから出力クロック信号ＣＬＫOUTを生成するフェーズ・ロック・ループ回路４０の１つの実施形態は図５に示される。フェーズ・ロック・ループ４０は、図１のフェーズ・ロック・ループ１０に、構造と動作の点で類似している。したがって、簡略化するために、同一のコンポーネントは同じ参照番号で提供され、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ４０は、周波数逓倍器４４をＶＣＯ２０から位相検出器１２までの信号経路に含めることによって、フェーズ・ロック・ループ１０および３０と異なる。また、フェーズ・ロック・ループ４０によって生成された信号のＶOUTは、図２のフェーズ・ロック・ループ３０におけるように、ＶＣＯ２０の出力でというよりも周波数逓倍器４４の出力で取り出される。したがって、周波数逓倍器４４はＶＣＯ２０の出力での信号の周波数を任意の整数値Ｎで逓倍するようにプログラム可能である。ＶＣＯ２０の出力の信号がＦ0の周波数を持っているならば、位相検出器１２にフィード・バックされる信号のＣＬＫOUTは、Ｎ＊Ｆ0の周波数を持つことになる。
動作時、フェーズ・ロック・ループ４０の閉ループ特性は、ＣＬＫOUT信号の周波数が、位相検出器１２に適用されるＣＬＫIN信号の周波数に等しい周波数を持つように、位相検出器１２にフィード・バックされることを保証する値をＶCON信号に持たせることになる。したがって、ＣＬＫIN信号が、ＦINの周波数を有する場合、位相検出器１２にフィード・バックしたＣＬＫOUT信号の周波数Ｎ＊Ｆｏは、また、ＦINであり、なわちＮ＊Ｆ0＝ＦINである。Ｆ0に対してこの式を解くと、Ｆ0＝ＦIN／Ｎとなり、ＶＣＯ２０の出力における信号は、ＣＬＫOUT信号はＣＬＫIN信号の周波数に等しい周波数を有することになるけれども、ＣＬＫIN信号の周波数が係数Ｎによって低減された周波数を有することになる。
フェーズ・ロック・ループ４０の利点は、ＶＣＯ１２の動作周波数が係数Ｎによって低減され、一方、ＣＬＫOUT信号の周波数がＣＬＫIN信号の周波数と同じ高い周波数に維持されていることである。位相検出器１２は、なおも、同じ高い周波数信号を受け取り、ＶＣＯ１２がずっと低い周波数で動作していても、その出力に生成されたＶE信号の高調波成分は、相対的に高いので、ループ・フィルタ１６が高い周波数成分をフィルタすることをより容易にする。また、位相検出器１２に適用されたＣＬＫINとＣＬＫOUT信号の高い周波数は、位相検出器１２に供給される信号がＶＣＯ２０の動作周波数と同じ周波数を持っていた場合に達成されることができるよりも、実質的に早く、フェーズ・ロック・ループ４０がロックを達成することを可能にする。フェーズ・ロック・ループ４０はまた、図６に例示するような入力信号ＣＬＫIN中の位相雑音の出力信号ＣＬＫOUT上への影響を減じる利点を持っている。図６は、以前に説明された雑音源θN1、θN2、およびθN3が追加された図５のフェーズ・ロック・ループ４０を示す。また、すでに述べたように、位相検出器１２のゲインはＫΦとし示され、そのループ増幅器１４の転送関数はＺF（Ｓ）として示され、ＶＣＯ２０の伝送関数はＫVCO／Ｓとして示される。フェーズ・ロック・ループ４０のオープン・ループ・ゲインＧ（Ｓ）は、また、数式Ｇ（Ｓ）＝ＫΦＺF（Ｓ）ＫVCO／Ｓにより与えられる。これらの雑音源のすべてと出力信号ＣＬＫOUTとの間の伝達関数は、以下の数式によって表現されることができる：
ＨN1（Ｓ）＝（Ｇ（Ｓ）／Ｎ）／（ｌ＋Ｇ（Ｓ）） （グラフ１）
ＨN2（Ｓ）＝ＫVCO／ＮＳ（１＋Ｇ（Ｓ）） （グラフ２）
ＨN3（Ｓ）＝１／（１＋Ｇ（Ｓ）） （グラフ３）
これらの数式用のグラフが図７に示される。図７を図４と比較することによって分かるように、ＶＣＯ雑音を除いた雑音源のすべての出力信号ＣＬＫOUTへの影響はかなり低減される。
ＣＬＫOUT信号は、図５において、周波数逓倍器４４の出力から位相検出器１２に直接結合されるように示されているが、それは、代案として、図８のフェーズ・ロック・ループ５０に示されるように、クロック・ツリーを通して位相検出器１２に結合することができる。再び、フェーズ・ロック・ループ５０は、図５のフェーズ・ロック・ループ４０に構造と動作野点で類似しているので、同一のコンポーネントは同じ参照番号を提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ５０は、ＣＬＫOUT信号が結合されるクロック・ツリー５２を含む。クロック・ツリー５２はブランチ５４を含み、これは、ＣＬＫOUT信号のトランジションに応答して、データ・ビットＤＡＴＡを受け取り、データ・ビットＤＡＴＡをデータ・バス端子５８に供給するデータ出力ラッチ５６に結合される。クロック・ツリー５２から位相検出器１２にＣＬＫOUT信号を結合することによって、フェーズ・ロック・ループ５０は、ＤＡＴＡビットがＣＬＫIN信号に同期してデータ・バス端末５８に結合されることを保証する。
本発明の１つの実施形態によるフェーズ・ロック・ループ７０が、図９でより詳細に示される。フェーズ・ロック・ループ７０は、ＣＬＫIN信号とフィードバック・クロック信号ＣＬＫFBを受け取る位相検出器７２を含む。位相検出器７２は、アップ／ダウン制御回路７４を含み、これは、クロック・ツリー７６から出力されるＣＬＫOUT信号の周波数を減少させる「ＤＯＷＮ」信号、またはクロック・ツリー７６から出力されるＣＬＫOUT信号の周波数を増大させる「ＵＰ」信号の、どちらか一方を生成する。位相検出器７２はまた、チャージ・ポンプ７８を含み、これはＤＯＷＮとＵＰ信号を受け取る。基本的に、チャージ・ポンプ７８は、エラー電圧ＶＥを生成し、これはＵＰ信号に応答して大きさを増大し、ＤＯＷＮ信号に応答して大きさを減少する。
アップ／ダウン制御回路７４は、ＣＬＫFB信号によってクロックされる第１のフリップフロップ回路８０とＣＬＫIN信号によってクロックされる第２のフリップフロップ回路８２を含む。供給電圧Ｖｃｃは、フリップフロップ回路８０、８２の両方に結合される。したがって、ＣＬＫFB信号が高くトランジションするときはいつでもＤＯＷＮ信号が生成されて、ＣＬＫIN信号が高くトランジションするときはいつでもＵＰ信号は生成される。しかし、ＤＯＷＮとＵＰ信号は、ＡＮＤゲート８４に供給され、これは、ドライバ８６を通してフリップフロップ回路８０、８２のリセット端子にリセット信号を結合する。したがって、ＵＰ信号が生成されるまでの間だけ、フリップフロップ８０はセットされてＤＯＷＮ信号を生成し、ＤＯＷＮ信号が生成されるまでの間だけ、フリップフロップ８２はセットされてＵＰ信号を生成する。ＤＯＷＮ信号の持続期間は、ＣＬＫFB信号の位相がＣＬＫIN信号の位相に先行する時間に実質的に等しく、ＵＰ信号の持続期間は、ＣＬＫFB信号の位相がＣＬＫIN信号の位相に遅れる時間に実質的に等しい。
位相検出器によって生成された誤差信号ＶEは、ループ・フィルタ９０に適用され、これは、周波数の関数として誤差信号ＶEを次第に弱めるコンデンサ９４と、コンデンサ９４のインピーダンスが抵抗器９６のインピーダンスに実質的に等しくなるまでだけ、周波数の関数として誤差信号ＶEを次第に弱めるコンデンサ９２と抵抗器９６からなるシリーズ・コンビネーションとによって形成されたローパス・フィルタによって形成されている。
ループ・フィルタ９０は、リング・オシレータ１０２のそれぞれの制御入力に供給される１対のコントロール電圧ＶCON+とＶCON-を生成する、自己バイアス回路１００の入力に結合される。リング・オシレータ１０２は、４つの遅延ステージ１０４ａ−ｄを含み、これらは、非反転入力、反転入力、非反転／反転出力、さらに＋と−の制御入力を含む。遅延ステージ１０４ａ−ｄは、互いにシリーズ結合され、および非反転入力に反転出力を、および反転入力に非反転出力を結合する状態で、最後の遅延ステージ１０４ｄから第１の遅延ステージ１０４ａに結合される。遅延ステージ１０４ａ−ｄ数が偶数である限り、遅延ステージ１０４ａ−ｄは、不安定（unstable）で、それにより、遅延ステージ１０４ａ−ｄのそれぞれを通した伝播遅延のみの関数である周波数で発振する。各ステージのそれぞれを通る伝播遅延は、それぞれ、遅延ステージ１０４ａ−ｄの、＋と−の制御入力に供給されるＶCON+とＶCON-コントロール電圧によりコントロールされる。したがって、遅延ステージ１０４ａ−ｄは、ＶCON+とＶCON-のコントロール電圧によって決定される周波数で動作する。
遅延ステージ１０４ａ−ｄのそれぞれの出力は、それぞれのバッファ１０６ａ−ｄに結合される。バッファ１０６は集合的に、４つのクロック信号とそれらのコンプリメントを生成し、それらはＣＫ０−ＣＫ７とラベル付けされる。これらのクロック信号は、クロック・ツリー７６に供給される出力クロック信号ＣＬＫOUTを生成する８：１の並直列変換器１１０に供給される。並直列変換器１１０によって生成されたＣＬＫOUT信号は、実質的に、リング・オシレータ１０２の動作周波数の４倍の周波数を有している。したがって、この並直列変換器１１０は、図５および図８の、それぞれフェーズ・ロック・ループ４０、５０で使用される周波数逓倍器４４として機能する。したがって、リング・オシレータ１０２と並直列変換器１１０は、相対的に高い周波数クロック信号を生成し、一方、リング・オシレータ１０２は、相対的に低い周波数のクロック信号を生成することによって、相対的に低い電力を消費する。
並直列変換器１１０によって生成されたＣＬＫOUT信号は、Ｉ／Ｏモデル回路１１２を通して、好ましくは、クロック・ツリー７６中の位置から位相検出器７２に結合される。Ｉ／Ｏモデル回路１１２は遅延回路であり、この遅延回路は、ＣＬＫOUT信号、またはＣＬＫOUT信号がクロック・ツリー７６から結合される位置からのＣＬＫOUT信号ダウンストリームによってストローブされた信号の遅延を補償（compensate；補正）する。たとえば、Ｉ／Ｏモデル回路は、ＣＬＫOUT信号がラッチ５６（図８）へのインプットでクロック・ツリー７６から結合される場合、それがラッチ５６からデータ・バス端子５８に結合される際のデータ・ビットの遅延を補償することになる。
図９のクロック並直列変換器１１０として使われることができるクロック並直列変換器１２０の１つの実施形態は、図１０に示される。この並直列変換器は、シリーズに結合された第１と第２のＮＭＯＳトランジスタ１２４、１２６からなる４つの並列分岐１２２ａ−ｄを含み、これらは、後で明らかになる理由のために奇数の記号表示で示されている。この並直列変換器は、また、シリーズに結合された第１と第２のＮＭＯＳトランジスタ１３２、１３４からなる４つの並列分岐１３０ａ−ｄを含み、これらは、偶数の記号表示で示されている。トランジスタ・ブランチ１２２は、第１のＰＭＯＳトランジスタ１４０のドレインに結合されて、トランジスタ・ブランチ１３０は第２のＰＭＯＳトランジスタ１４２のドレインに結合される。ＰＭＯＳトランジスタ１４０、１４２は、グラウンドに結合されているそれらのゲートによってＯＮにバイアスされている。ＰＭＯＳトランジスタ１４０、１４２のドレインは、中間の相補的な出力クロック信号ＣＬＫとＣＬＫ＊を作成する。
ＣＬＫとＣＬＫ＊信号は、ゲインステージ１５０に結合され、このゲインステージ１５０は、グラウンドに結合されたゲートを有することによってＯＮにバイアスされている１対のＰＭＯＳトランジスタ１５２、１５４と、供給電圧Ｖｃｃに結合されたゲートを持つことによってＯＮにバイアスされた１対のＮＭＯＳトランジスタ１５６、１５８を含む。ＣＬＫ信号は、第１のＮＭＯＳスイッチング・トランジスタ１６０のゲートに結合されて、ＣＬＫ＊信号は、そのドレインでＣＬＫOUT信号を生成する第２のＮＭＯＳスイッチング・トランジスタ１６２のゲートに結合される。コンプリメンタリのＣＬＫOUT信号が必要であれば、ＮＭＯＳトランジスタ１６０のドレインで生成されることができる。
クロック並直列変換器１２０の動作を、図１１のタイムチャートへのリファレンスによって説明する。ＣＫ０−ＣＫ７信号の各位相は、８つの離散的な時間区間を形成し、これらは、図１１に示されるように、ラベル付けされる。これらの時間区間の数は、図１０でトランジスタ・ブランチ１２２、１３０にラベル付けするのに使用する数に対応する。各番号付けされたブランチ内の各トランジスタは、対応して番号付けされた時間区間の間、共にＯＮであることが理解される。たとえば、ブランチ１２２ａ中のトランジスタ１２４、１２６は、ＣＫ０とＣＫ５信号が共にハイ（high）である時間区間「１」の期間、共にＯＮである。同様に、ブランチ１３０ａ中のトランジスタ１３２、１３４は、ＣＫ１とＣＫ６信号が共にハイである時間区間「２」の期間、共にＯＮである。結果として、図１１に例示するように、並直列変換器１１０からのＣＬＫOUT信号は、それがＣＫ０−ＣＫ７信号の４倍の周波数を有するように、ＣＫ０−ＣＫ７信号のすべてのトランジションでトグルする（切り換える）。
本発明によるフェーズ・ロック・ループ１７０の別の実施形態は、図１２に示される。
フェーズ・ロック・ループ１７０は、図９のフェーズ・ロック・ループ７０において使われたコンポーネントの多くを使用するので、それらの機能と動作の説明は繰り返されない。このフェーズ・ロック・ループ１７０は、４つの位相にされたクロック信号ＣＫ０−ＣＫ３を、マルチ位相のクロック信号が有益なさまざまな機能のために使われることができるクロック・ツリー７６に結合することによって、フェーズ・ロック・ループ７０と異なる。たとえば、それらは、４ビットのデータをいくつかのデータ・バス端子のそれぞれに結合するのに使用することができる。いずれの場合であっても、ＣＫ０−ＣＫ３信号は、クロック・ツリー７６から、並直列変換器１１０に結合され、Ｉ／Ｏモデル回路１１２に結合されて、図９を参照して上記で説明されたように使用される、１つのＣＬＫ信号を生成する。
上述したように、本発明のフェーズ・ロック・ループは、メモリ・デバイスにおけるリード・データ・ストローブ（read data strobe）、ライト・データ・ストローブ（write data strobe）を生成するために使用できる。図１３を参照して、シンクロナス・ダイナミックＲＡＭ（”ＳＤＲＡＭ”）２００はコマンド・デコーダを含み、このコマンド・デコーダは、入力レシーバ２０８を通して結合される制御バス２０６で受け取られた高水準のコマンド信号に応答するＳＤＲＡＭ ２００の動作をコントロールする。一般にメモリコントローラ（図３において示されない）により生成されるこれらのハイ・レベル・コマンド信号は、クロック・イネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップセレクト信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、ロー（row）・アドレス・ストローブ信号ＲＡＳ＊、カラム・アドレス・ストローブ信号ＣＡＳ＊、およびデータ・マスク信号ＤＱＭである。ここで、「＊」は、アクティブ・ローの信号を示す。コマンド・デコーダ２０４は、ハイ・レベル・コマンド信号に応答して、コマンド信号のシーケンスを生成し、ハイ・レベル・コマンド信号のうちのそれぞれにより明示された機能（例えば、読み込み、または書き込み）を実行する。これらのコマンド信号と、それらがそれらのそれぞれの機能を遂行する方法は、従来通りである。したがって、簡潔さのために、これらのコマンド信号のこれ以上の説明は省略される。
ＳＤＲＡＭ ２００は、アドレス・バス２１４を通してロー・アドレスとカラム・アドレスを受け取るアドレス・レジスタ２１２を含む。アドレス・バス２１４は、一般に入力レシーバ２１０を通して結合されて、それからメモリ・コントローラ（図１３において示されない）に供給される。ロー・アドレスは、一般に最初にアドレス・レジスタ２１２によって受け取られて、ロー・アドレス・マルチプレクサ２１８に供給される。ロー・アドレス・マルチプレクサ２１８は、ロー・アドレスの一部を成形しているバンク・アドレス・ビットの状態に依存して、２つのメモリ・バンク２２０、２２２のうちのどちらか一方に関連づけられた多くのコンポーネントに、ロー・アドレスを結合する。メモリ・バンク２２０、２２２それぞれに関連づけられているものは、それそれぞれのロー・アドレス・ラッチ２２６とロー・デコーダ２２８であり、前者は、ロー・アドレスを格納し、後者は、ロー・アドレスをデコードし、対応する信号をアレー２２０または２２２の１つに供給する。ロー・アドレス・マルチプレクサ２１８は、また、アレー２２０、２２２内のメモリ・セルをリフレッシュするためのロー・アドレスを、ロー・アドレス・ラッチ２２６に結合する。このロー・アドレスは、リフレッシュ・カウンタ２３０によってリフレッシュする目的のために生成され、リフレッシュ・カウンタ２３０は、リフレッシュ・コントローラ２３２によってコントロールされる。リフレッシュ・コントローラ２３２もまた、コマンド・デコーダ２０４によってコントロールされる。
ロー・アドレスがアドレス・レジスタ２１２に供給されて、一つのロー・アドレス・ラッチ２２６内に格納された後に、カラム・アドレスがアドレス・レジスタ２１２に供給される。アドレス・レジスタ２１２は、カラム・アドレスをカラム・アドレス・ラッチ２４０に結合する。ＳＤＲＡＭ２００のオペレーティング・モードに依存して、カラム・アドレスは、バースト・カウンタ２４２を通してカラム・アドレス・バッファ２４４に結合されるか、あるいはバースト・カウンタ２４２に結合され、このバースト・カウンタ２４２は、カラム・アドレスのシーケンスを、アドレス・レジスタ２１２によって出力されたカラム・アドレスで起動しているカラム・アドレス・バッファ２４４に供給する。どちらかの場合に、カラム・アドレス・バッファ２４４は、カラム・アドレスをカラムデコーダ２４８に供給する。
アレー２２０、２２２のうちの１つから読み出されるデータは、アレー２２０、２２２のうちの１つに対するカラム回路２５４、２５５に結合される。データは、次ぎに、データ出力レジスタ２５６とデータ出力ドライバ２５７を通してデータ・バス２５８に結合される。データ出力ドライバ２５７は、本発明によるフェーズ・ロック・ループ２５９によって生成されたリード・データ・ストローブに応答して、リード・データをデータ・バス２５８に供給する。フェーズ・ロック・ループ２５９は周期的なＣＬＫIN信号を受け取り、上で説明されるように、ＣＬＫOUT信号を生成する。ＣＬＫOUT信号は、リード・データ・ストローブとして使われ、これにより、リード・データは、実質的にＣＬＫIN信号と位相一致して、データ・バス２５８に結合されるようになる。
アレー２２０、２２２のうちの１つに書き込まれるデータは、データ・バス２５８からデータ入力レシーバ２６１を通して、データ入力レジスタ２６０に結合される。書き込みデータは、ライト・データ・ストローブとして使われるＣＬＫOUT信号に応答して、データ・バス２５８から結合される。結果として、ライト・データは、ＣＬＫIN信号と実質的に位相一致して、データ・バス２５８からＳＤＲＡＭ２００に結合される。代わりに、フェーズ・ロック・ループは、ＣＬＫIN信号に対応する「データ・アイ（data eye）」のセンターで、書き込みデータがＳＤＲＡＭ２００に結合されるように、当業者によく知られた技術を使用して、ＣＬＫFB信号がＣＬＫIN信号の直交と一致しているときに、そこに使用される位相検出器が最小の誤差信号を生成するようにデザインできる。どちらのケースにおいても、ライト・データは、カラム回路２５４、２５５に結合され、そこで、ライト・データがそれぞれアレー２２０、２２２のうちの１つに転送される。マスク・レジスタ２６４は、データ・マスクＤＭ信号に応答して、たとえば、アレー２２０、２２２から読まれるデータを選択的にマスキングするなどにより、カラム回路２５４、２５５への、およびそこからのデータのフローを選択的に変更する。
図１４は、ＳＤＲＡＭ２００、または上で説明されたフェーズ・ロック・ループの実施形態または本発明の他の実施形態の１つを使用した他のメモリ装置、を使用することができるコンピュータ・システム３００の１つの実施形態を示す。コンピュータ・システム３００は、特定の演算（calculations）またはタスクを遂行するソフトウェアを実行するなどの、さまざまなコンピューティング機能を遂行するために、プロセッサ３０２を含む。プロセッサ３０２はプロセッサ・バス３０４を含み、これは、通常、アドレス・バス、制御バス、およびデータ・バスを含む。さらに、コンピュータ・システム３００は、オペレータがコンピュータ・ステム３００とインタフェースすることを可能にするためにプロセッサ３０２に結合された、キーボードまたはマウスなどの１つ以上の入力装置３１４を含む。一般に、コンピュータ・システム３００は、また、一般にプリンタまたはビデオ端末である出力装置などの、プロセッサ３０２に結合された１つ以上の出力装置３１６を含む。１つ以上のデータ記憶装置５１８が、一般に、外部記憶装置メディア（示されない）でデータを格納したり、またはデータを取り出したりするために、プロセッサ３０２に結合される。典型的な記憶装置３１８の例は、ハードディスクで、フロッピィ・ディスク（登録商標）、テープのカセット、およびコンパクト・ディスク読み取り専用記憶装置（ＣＤ−ＲＯＭ）を含む。プロセッサ３０２は、また、通常、静的なランダム・アクセス・メモリ（”ＳＲＡＭ”）であるキャッシュ・メモリ３２６に、およびメモリ・コントローラ３３０を通してＳＤＲＡＭに、結合される。メモリ・コントローラ３３０は、ロー・アドレスとカラム・アドレスをＳＤＲＡＭ２００に結合するアドレス・バス２１４（図１３）に結合されたアドレス・バスを含む。メモリ制御器３３０は、また、コマンド信号をＳＤＲＡＭ ２００の制御バス２０６に結合する制御バスを含む。ＳＤＲＡＭ２００の外部データ・バス２５８は、直接またはメモリ・コントローラ３３０を通して、プロセッサ３０２のデータ・バスに結合される。
前述したことから、本発明の特定の実施形態が説明の目的のためにここに記述されたけれども、本発明の精神と範囲を逸脱せずにさまざまな修正をすることができることが理解されよう。したがって、請求の範囲による以外では、本発明は制限されない。
従来のフェーズ・ロック・ループ回路のうちの一つのタイプのブロックを示す図である。 従来のフェーズ・ロック・ループ回路のうちの別のタイプのブロックを示す図である。 さまざまな雑音源を示すために注釈が付けられた、図２のフェーズ・ロック・ループのブロック図である。 図３において示された雑音源の、図２のフェーズ・ロック・ループから出力信号への影響を示しているグラフの図である。 本発明の１つの実施形態によるフェーズ・ロック・ループ回路のブロック図である。 さまざまな雑音源を示すため注釈が付けられた、図５のフェーズ・ロック・ループのブロック図である。 図６において示された雑音源の、図５のフェーズ・ロック・ループから出力信号への影響を示しているグラフである。 本発明の別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。 発明の別の実施形態に従ってフェーズ・ロック・ループ回路のブロックの図である。 図９のフェーズ・ロック・ループ回路内で使用することができるクロック並直列変換器の概略図である。 図１０のクロック並直列変換器に供給される信号およびそれによって生成される信号を示しているタイムチャートである。 本発明の、さらに別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。 本発明によるフェーズ・ロック・ループを使用して、メモリ装置への、およびメモリ装置からのデータ・ビットをストローブするための、ライト・データ・ストローブおよびリード・データ・ストローブを生成する、メモリ装置のブロック図である。 本発明による、図１３のメモリ装置、またはメモリ装置の他の実施形態を使用したコンピュータ・システムの１つの実施形態のブロック図である。

Claims (65)

  1. 入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
    前記入力クロック信号を受ける第１の入力および前記出力クロック信号を受ける第２の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
    前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
    前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するクロック信号を生成し、前記出力が前記位相検出器の前記第２の入力に結合されている、周波数逓倍器
    を備えることを特徴とするフェーズ・ロック・ループ。
  2. 前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  3. 前記位相誤差信号は、前記入力クロック信号の前記位相と、前記出力クロック信号とプラス９０度、またはマイナス９０度の位相合計との差を指し示すことを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  4. 前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  5. 前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  6. 前記周波数逓倍器によって生成された前記出力クロック信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の前記周波数の整数倍の周波数を有することを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  7. 前記周波数逓倍器から前記出力クロック信号を受け取るために結合されたクロック・ツリーをさらに備え、前記位相検出器の前記第２の入力が、前記クロック・ツリーを通して前記周波数逓倍器から前記出力クロック信号を受け取るように、前記位相検出器の前記第２の入力は前記クロック・ツリーに結合されていることを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  8. 前記電圧制御発振器は、リング・オシレータを備えることを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  9. 前記リング・オシレータは、不安定な関係（unstable relationship）で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項８に記載のフェーズ・ロック・ループ。
  10. 前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項９に記載のフェーズ・ロック・ループ。
  11. 前記クロック並直列変換器は、
    第１の出力ノードと第１の基準電圧間で互いに並列に結合された第１の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第１の複数のトランジスタ、および
    第２の出力ノードと第２の基準電圧間で互いに並列に結合された第２の複数のトランジスタであって、それぞれが、前記第１の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第２の複数のトランジスタ
    を備えることを特徴とする請求項１０に記載のフェーズ・ロック・ループ：
  12. 前記第１と第２の基準電圧は、グラウンド電位であることを特徴とする請求項１１に記載のフェーズ・ロック・ループ。
  13. 前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項９に記載のフェーズ・ロック・ループ。
  14. 前記周波数逓倍器は、前記クロック・ツリーを通して前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項１３に記載のフェーズ・ロック・ループ。
  15. 前記位相検出器は、
    前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ／ダウン制御回路、および
    前記アップ／ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
    を備えることを特徴とする請求項１に記載のフェーズ・ロック・ループ。
  16. 前記アップ／ダウンの制御回路は、
    前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第１のリセット端子を有する第１のフリップフロップ回路、
    前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第２のリセット端子を有する第２のフリップフロップ回路、および
    前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第１のフリップフロップの前記出力に結合された第１の入力、前記第２のフリップフロップの前記出力に結合された第２の入力、および前記第１の第２のリセット端子に結合された出力を有する、論理回路
    を備えることを特徴とする請求項１５に記載のフェーズ・ロック・ループ：
  17. 入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
    前記入力クロック信号を受ける第１の入力および前記出力クロック信号を受ける第２の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
    前記位相検出器の前記出力に結合され、フィルタされた誤差信号を生成するループ・フィルタ、
    不安定な関係（unstable relationship）で、リング状に互いに結合された複数の遅延素子であって、当該遅延素子それぞれは、当該遅延素子を通した信号の伝搬遅延を制御するそれぞれの遅延制御端子を有し、当該遅延素子それぞれの前記遅延制御端子は、当該遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように、前記位相検出器の前記出力に結合され、それぞれが、それぞれの位相のクロック信号を生成する複数の遅延素子、および
    前記複数の遅延素子のそれぞれから、前記それぞれの位相のクロック信号を受けるように結合されたクロック並直列変換器であって、出力を備え、当該出力に、前記複数の遅延素子それぞれから前記それぞれの位相のクロック信号の各トランジションに応答するトランジションをさせるレベルを有する前記出力信号を生成させるクロック並直列変換器
    を備えることを特徴とするフェーズ・ロック・ループ。
  18. 前記クロック並直列変換器から前記出力クロック信号を受け取るように結合されたクロック・ツリーをさらに備え、前記位相検出器の第２の入力は、前記クロック・ツリーを通して前記クロック並直列変換器から前記出力クロック信号を受け取るように、クロック・ツリーに結合されていることを特徴とする請求項１７に記載のフェーズ・ロック・ループ。
  19. 前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項１７に記載のフェーズ・ロック・ループ。
  20. 前記位相誤差信号は、前記入力クロック信号の位相と、前記出力クロック信号とプラス９０度またはマイナス９０度の位相合計との差を指し示すことを特徴とする請求項１７に記載のフェーズ・ロック・ループ。
  21. 前記クロック並直列変換器は、
    第１の出力ノードと第１の基準電圧間で互いに並列に結合された第１の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第１の複数のトランジスタ、および
    第２の出力ノードと第２の基準電圧間で互いに並列に結合された第２の複数のトランジスタであって、それぞれが、前記第１の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第２の複数のトランジスタ
    を備えることを特徴とする請求項１７に記載のフェーズ・ロック・ループ：
  22. 前記第１と第２の基準電圧は、グラウンド電位であることを特徴とする請求項２１に記載のフェーズ・ロック・ループ。
  23. 前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記遅延素子に結合されたクロック・ツリーをさらに備えることを特徴とする請求項１７に記載のフェーズ・ロック・ループ。
  24. 前記位相検出器は、
    前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ／ダウン制御回路、および
    前記アップ／ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
    を備えることを特徴とする請求項１７に記載のフェーズ・ロック・ループ：
  25. 前記アップ／ダウンの制御回路は、
    前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第１のリセット端子を有する第１のフリップフロップ回路、
    前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第２のリセット端子を有する第２のフリップフロップ回路、および
    前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第１のフリップフロップの前記出力に結合された第１の入力、前記第２のフリップフロップの前記出力に結合された第２の入力、および前記第１の第２のリセット端子に結合された出力を有する、論理回路
    を備えることを特徴とする請求項２４に記載のフェーズ・ロック・ループ。
  26. メモリ装置であって、
    前記メモリ装置の外部アドレス端子に供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
    前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
    メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
    前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
    前記メモリ装置のそれぞれの外部コマンド端子に供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
    入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
    前記フェーズ・ロック・ループは、
    前記入力クロック信号を受ける第１の入力および前記データ・ストローブ信号を受ける第２の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
    前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
    前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
    を備え
    前記周波数逓倍器の前記出力は前記位相検出器の第２の入力に結合されることを特徴とするメモリ装置。
  27. 前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項２６に記載のメモリ装置。
  28. 前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス９０度またはマイナス９０度の位相合計との差を指し示すことを特徴とする請求項２６に記載のメモリ装置。
  29. 前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項２６に記載のメモリ装置。
  30. 前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項２６に記載のメモリ装置。
  31. 前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の周波数の整数倍の周波数を有することを特徴とする請求項２６に記載のメモリ装置。
  32. 前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第２の入力に結合されることを特徴とする請求項２６に記載のメモリ装置。
  33. 前記電圧制御発振器は、リング・オシレータであることを特徴とする請求項２６に記載のメモリ装置。
  34. 前記リング・オシレータは、不安定な関係（unstable relationship）で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項３３に記載のフェーズ・ロック・ループ。
  35. 前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るように結合されたクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項３４に記載のメモリ装置。
  36. 前記クロック並直列変換器は、
    第１の出力ノードと第１の基準電圧間で互いに並列に結合された第１の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第１の複数のトランジスタ、および
    第２の出力ノードと第２の基準電圧間で互いに並列に結合された第２の複数のトランジスタであって、それぞれが、前記第１の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第２の複数のトランジスタ
    を備えることを特徴とする請求項３５に記載のメモリ装置。
  37. 前記第１と第２の基準電圧は、グラウンド電位であることを特徴とする請求項３６に記載のメモリ装置。
  38. 前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項３４に記載のメモリ装置。
  39. 前記周波数逓倍器は、前記クロック・ツリーを前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項３８に記載のメモリ装置。
  40. 前記位相検出器は、
    前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ／ダウン制御回路、および
    前記アップ／ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
    を備えることを特徴とする請求項２６に記載のメモリ装置。
  41. 前記アップ／ダウンの制御回路は、
    前記データ・ストローブ信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第１のリセット端子を有する第１のフリップフロップ回路、
    前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第２のリセット端子を有する第２のフリップフロップ回路、および
    前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第１のフリップフロップの前記出力に結合された第１の入力、前記第２のフリップフロップの前記出力に結合された第２の入力、および前記第１の第２のリセット端子に結合された出力を有する、論理回路
    を備えることを特徴とする請求項４０に記載のメモリ装置。
  42. 前記メモリ装置は、ダイナミックＲＡＭデバイスを備えることを特徴とする請求項２６に記載のメモリ装置。
  43. 前記入力クロック信号は、メモリ装置に外部から結合されるクロック信号であることを特徴とする請求項２６に記載のメモリ装置。
  44. コンピュータ・システムであって、
    プロセッサ・バスを有するプロセッサ、
    前記コンピュータ・システムにデータが入力されるようにする、前記プロセッサ・バスを介して前記プロセッサに結合された入力装置、
    前記コンピュータ・システムからデータが出力されるようにする、前記プロセッサ・バスを介して結合された出力装置、
    データを大容量記憶装置から読み出されるようにする、前記プロセッサ・バスを介して結合されたデータ記憶装置、
    前記プロセッサ・バスを介して前記プロセッサに結合されたメモリ・コントローラ、
    前記メモリ・コントローラに結合されたメモリ装置
    を備え
    前記メモリ装置は、
    当該メモリ装置の外部アドレス端子に、前記メモリ・コントローラから供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
    前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
    メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
    前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
    前記メモリ装置のそれぞれの外部コマンド端子に、前記メモリ・コントローラから供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
    入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
    前記フェーズ・ロック・ループは、
    前記入力クロック信号を受ける第１の入力および前記データ・ストローブ信号を受ける第２の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
    前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
    前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
    を備え
    前記周波数逓倍器の前記出力は前記位相検出器の第２の入力に結合されていることを特徴とするコンピュータ・システム。
  45. 前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項４４に記載のコンピュータ・システム。
  46. 前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス９０度またはマイナスの９０度の位相合計との差を指し示すことを特徴とする請求項４４に記載のコンピュータ・システム。
  47. 前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項４４に記載のコンピュータ・システム。
  48. 前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項４４に記載のコンピュータ・システム。
  49. 前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の出力から受け取られたクロック信号の周波数の整数倍の周波数を有することを特徴とする請求項４４のコンピュータ・システム。
  50. 前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第２の入力に結合されることを特徴とする請求項４４に記載のコンピュータ・システム。
  51. 前記電圧制御発振器は、不安定な関係（unstable relationship）で、リング状に、互いに結合される複数の遅延素子を備えたリング・オシレータを備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項４４に記載のコンピュータ・システム。
  52. 前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項５１に記載のコンピュータ・システム。
  53. 前記位相検出器は、
    前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ／ダウン制御回路、および
    前記アップ／ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
    を備えることを特徴とする請求項４４に記載のコンピュータ・システム。
  54. 前記メモリ・セル・アレーは、ダイナミックＲＡＭセル・アレーであることを特徴とする請求項４４に記載のコンピュータ・システム。
  55. 前記入力クロック信号は、前記メモリ・コントローラによって生成されて、メモリ装置の外部からアクセス可能な端子に結合されるクロック信号であることを特徴とする請求項４４に記載のコンピュータ・システム。
  56. 入力クロック信号から出力クロック信号を生成する方法であって、
    前記入力クロック信号の位相を前記出力クロック信号の位相と比較すること、
    前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
    前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成すること
    を備えることを特徴とする方法。
  57. 前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を前記出力クロック信号の位相から減算することを備えることを特徴とする請求項５６に記載の方法。
  58. 前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を、前記出力クロック信号の位相とプラス９０度またがマイナス９０度との合計から減算することを特徴とする請求項５６に記載の方法。
  59. 前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成することは、前記中間クロック信号の前記周波数に整数値を乗算することを備えることを特徴とする請求項５６に記載の方法。
  60. 前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成することは、前記中間クロック信号からなる、それぞれの位相を有する、複数の中間クロック信号を生成することを備えることを特徴とする請求項５６に記載の方法。
  61. 前記中間のクロック信号の周波数を逓倍することによって前記出力クロック信号を生成することは、前記中間クロック信号のそれぞれのトランジションに応答して、２つのレベル間で前記出力クロック信号をトランジションさせることを備えることを特徴とする請求項５６に記載の方法。
  62. データ・ストローブ信号に応答してメモリ装置へデータを、およびメモリ装置からデータをストローブする方法であって、
    前記ストローブ信号の位相をシステム・クロック信号の位相と比較すること、
    前記入力信号の位相と前記出力信号の位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
    前記中間クロック信号の周波数を逓倍することによって、前記データ・ストローブ信号を生成すること
    を備えることを特徴とする方法。
  63. 前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、データ・ストローブ信号の位相から減算することを備えることを特徴とする請求項６２に記載の方法。
  64. 前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、前記データ・ストローブ信号とプラス９０度またはマイナス９０度と合計から減算することを備えることを特徴とする方法。
  65. 前記中間のクロック信号の周波数を逓倍することによって前記データ・ストローブ信号を生成することは、前記中間クロック信号の周波数に、整数値を乗算することによってデータ・ストローブ信号を生成することを備えることを特徴とする請求項６２に記載の方法。
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