KR19980021156A - 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치 - Google Patents

단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치 Download PDF

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Abstract

이 불휘발성 반도체 메모리 장치는 하나의 기판 상의 한 영역에 형성된 단일 비트 메모리 셀 어레이와, 다른 영역에 형성된 다중 비트 메모리 셀 어레이와, 셀 어레이들의 경계에서 전기적으로 단선된 복수 개의 비트 라인들과, 단일 비트 기입 및 독출 동작들을 위한 복수 개의 단일 비트 감지 증폭기들과, 다중 비트 기입 및 독출 동작들을 위한 복수 개의 다중 비트 감지 증폭기들을 구비한다. 이로써, 하나의 칩에서 다중 비트 동작과 단일 비트 동작이 메모리 셀 어레이의 국부적인 영역에서 동시에 수행될 수 있다.

Description

단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치(A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH SINGLE BIT AND MULTI-BIT CELLS)
본 발명은 불휘발성 반도체 메모리 장치(nonvolatile semiconductor memory device)에 관한 것으로, 더 구체적으로는 하나의 기판 상에 형성된 단일 비트 셀 어레이 영역(single bit cell array area)과 다중 비트 셀 어레이 영역(multibit cell array area)을 가지는 플래시 EEPROM(flash electrically erasable and programmable read-only memory) 장치에 관한 것이다.
최근, 고집적도(high density) 불휘발성 메모리 장치들, 특히 그 중에서도 플래시 EEPROM 장치는 높은 프로그래밍 속도(higher programming speed) 그리고 낮은 전력 소비(lower power consumption) 등의 장점들을 가지므로, 디지털 카메라(digital camera), PC 카드 등과 같은 포터블 핸디 터미널(portable handy terminal)에서의 대량 저장용 매체(media for mass storage)로서, 또는 종래의 하드 디스크(hard disk) 대신에 사용되고 있다.
플래시 EEPROM 장치들은, 메모리 셀 구조의 관점에서, 일반적으로 NAND 구조로 된(structured) 장치와 NOR 구조로 된 장치로 구분된다. 이들 중 집적도의 관점에서 우수한 특성을 가지는 것은 NAND 구조 장치이고, 랜덤 억세스(random access) 시간 특성이 우수한 것은 NOR 구조 장치이다. NOR 구조 장치는 메모리 셀들 각각이 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 가지므로 어떤 셀의 기입 동작(writing operation)이나 독출 등작(reading operation) 동안에 해당 셀이 다른 셀들에 의해 간섭을 적게 받는 장점을 가진다. 그러나, NOR 구조 장치는 각 셀과 그에 대응하는 비트 라인 사이에 그들을 상호 연결하기 위한 컨택(contact)을 필요로 하므로 집적도 관점에서, 복수 개의 셀들이 직렬로 연결된 한 개의 유니트(unit) 즉, 스트링(string)당 한 개의 컨택 만을 필요로 하는 NAND 구조 장치와 비교할 때, 단점을 가진다.
최근, 이러한 플래시 EEPROM 장치의 집적도 향상을 위해 한 개의 메모리 셀에 다수 비트들의 데이터를 저장하는 기술로서, 다중 비트, 다중 레벨(multilevel), 또는 다중 상태(multistate) 플래시 EEPROM 기술에 대한 연구가 활발히 진행되고 있다. 대량 저장용 장치의 중요한 필수 요건은 낮은 비트당 가격(low cost per bit)을 구현해야 하는 것이다. 이와 같은 요구에 따라, 플래시 EEPROM 장치의 비트당 가격을 획기적으로 줄일 수 있는 기술이 1995년 2월, IEEE, ISSCC Digest of Technical Papers, pp. 132-133에, M. Bauer 외(外) 다수에 의해, A Multilevel-Cell 32Mb Flash Memory라는 제목으로 게재(揭載)된 바 있다. 상기 문헌에 개시(開示)된 플래시 메모리 장치는 NOR 구조의 셀 어레이를 가지는 장치이며, 셀 크기의 감소와 더불어 2 비트당 4 레벨들(4 levels per 2 bits)을 갖는다. 상기 플래시 메모리 장치에 있어서, 2 비트당 4 레벨들에 해당하는 데이터를 2 진법으로 나타내면, 0, 1, 10, 11이 되며, 각각의 데이터에는 특정한 드레솔드 전압 레벨(threshold voltage level), 예를 들면, 0=2.5V, 1=1.5V, 10= 0.5V, 11=-3V의 드레솔드 전압 레벨이 부여된다. 각 메모리 셀이 상기 4 레벨들의 드레솔드 전압들 중 특정한 하나의 드레솔드 전압 레벨을 가짐으로써, 00, 01, 10, 11의 2 진 데이터 중 특정 드레솔드 전압에 해당하는 하나의 2 진 데이터가 각 메모리 셀에 저장된다. 이와 같이, 다중 상태 플래시 메모리 장치는 통상적으로 2 개 이상의 드레솔드 전압 분포(threshold voltage distribution)와 각각의 드레솔드 전압(Vth)에 대응되는 상태들을 가진다.
한편, 상기 문헌에 개시된 다중 상태(또는 다중 비트) 플래시 메모리 장치는 16 메가 비트(Mb)의 물리적인 셀 어레이(physical cell array)를 가지나, 다중 비트 셀 동작 모드(multibit cell operation mode)에서는 32 Mb의 가상적인 셀 어레이(virtual cell array)를 가진다. 이 장치에서는, 모드 선택 신호(mode option signal)에 의해 셀 어레이 전체가 택일적으로 단일 혹은 다중 비트 셀 동작 모드들로 되어 16 Mb 혹은 32 Mb의 용량을 가진다. 이에 대한 자세한 사항들에 대해서는 상기 문헌을 참조하길 바라며, 그들은 본 발명의 범위를 벗으나므로 여기서는 더 이상 설명하지 않겠다.
다중 상태 플래시 메모리에서, 인접한 상태들 사이의 윈도우(stage-to-state window)는 일반 플래시 메모리 장치(normal flash memory device)에 비해 그 폭이 좁고(예를 들어, 4 상태 플래시 메모리의 경우에는, 약 0.6 V 정도), 그리고 독출 동작 동안에 선택된 워드 라인(selected word line)에 인가되는 전압과 드레솔드 전압 분포의 가장자리(edge) 간의 마진(margin)은 상기 윈도우의 절반(예를 들면, 약 0.3 V 정도)이 된다. 따라서, 다중 비트 셀 어레이의 경우, 공정 변화(process variation)나 선택된 워드 라인의 전압 레벨, 동작 전압, 온도 등의 변화에 의한 무효 감지(invalid sensing)의 가능성이 일반 플래시 메모리 장치에서보다 더 높다. 그러므로, 바이오스(basic input/output system; BIOS) 정보, 폰트(font) 정보 등과 같이 우수한 보존 특성(storage characteristic)이 요구되는 정보들의 저장을 위한 장치로서는 일반 플래시 메모리가 유리하나, 음성 정보 등과 같이 대량의 연속적인 정보들 중 한 개 비트 혹은 몇 개 비트 정보들의 저장 실패(storage failure)가 발생된다 하더라도 큰 문제가 없는 정보들의 저장을 위한 대용량의 장치로서는 다중 상태 플래시 메모리가 유리하다.
일반적으로, 일반 플래시 메모리의 특성과 다중 상태 플래시 메모리의 특성이 적절한 비율로 필요한 경우가 자주 발생된다. 이런 경우, 종래에는, 단일 비트 메모리 칩(single bit memory chip)과 다중 비트 메모리 칩(multibit memory chip)을 각각 따로 사용해 왔다. 앞의 문헌에 개시된 다중 상태 플래시 메모리 장치에서도, 칩의 셀 어레이 전체를 대상으로, 단일 혹은 다중 비트 동작들을 위한 선택이 이루어지기 때문에, 상기 칩의 국부적인 셀 어레이 영역에서만 단일 혹은 다중 비트 동작들이 수행되도록 하는 것이 불가능하다.
본 발명의 목적은 하나의 기판 상의 국부적인 셀 어레이 영역들에서 단일 비트 셀 동작 또는 다중 비트 셀 동작의 수행이 가능한 불휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 하나의 칩에서 단일 비트 셀 동작 및 다중 비트 셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 구성을 개략적으로 보여주는 블럭도;
도 2는 도 1에 도시된 단일 비트 동작 모드용 셀 어레이 영역과 그에 대응하는 페이지 버퍼의 실시예를 보여주는 회로도;
도 3은 도 1에 도시된 다중 비트 동작 모드용 셀 어레이 영역과 그에 대응하는 페이지 버퍼의 실시예를 보여주는 회로도;
도 4는 본 발명에 따른 불휘발성 메모리 장치의 타이밍 제어 방식의 일 예를 설명하기 위한 블럭도.
상기 목적들을 달성하기 위한 본 발명의 특징에 따르면, 불휘발성 반도체 메모리 장치는: 행들과 열들을 정의하는 기판 상의 적어도 하나의 행을 따라서 분할된 영역들 중의 제 1 의 영역에 형성된 메모리 셀들의 제 1 의 어레이와; 상기 분할된 영역들 중의 제 2 의 영역에 형성된 메모리 셀들의 제 2 의 어레이와; 상기 각 행들을 따라서 신장(伸長;extending)하고 상기 제 1 및 제 2 어레이들의 상기 각 메모리 셀들과 대응되는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하되 상기 제 1 영역과 상기 제 2 영역의 경계에서 전기적으로 단선(open)된 복수 개의 비트 라인들과; 상기 제 1 영역의 각 비트 라인들에 대응되고 상기 제 1 어레이의 단일 비트 기입 및 독출 동작들을 위한 복수 개의 단일 비트 감지 증폭기들과; 상기 제 2 영역의 각 비트 라인 쌍들에 대응되고 상기 제 2 어레이의 다중 비트 기입 및 독출 동작들을 위한 복수 개의 다중 비트 감지 증폭기들과; 상기 단일 비트 감지 증폭기들 및 상기 다중 비트 감지 증폭기들의 타이밍을 제어하는 타이밍 제어 수단을 포함한다.
상기 메모리 장치에 있어서, 상기 제 1 및 제 2 어레이들은 NAND 플래시 셀 구조 또는 NOR 플래시 셀 구조를 가진다.
이와 같이 하나의 기판 상에 단일 비트 메모리와 다중 비트 메모리가 공존하는 불휘발성 반도체 메모리 장치는 선택적으로 또는 동시에 국부적인 다중 비트 모드와 단일 비트 모드로 동작될 수 있다.
실시예
이제부터는 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 단일 비트 동작 모드용 셀 어레이 영역과 다중 비트 동작 모드용 셀 어레이 영역을 구비하는 불휘발성 반도체 메모리 장치의 구성을 개략적으로 보여주고 있다. 행들(rows)과 열들(columns)을 정의(define)하는 기판 상에는, 잘 알려져 있는 바와 같이, 메모리 셀 어레이(100)가 형성된다. 또한, 기판 상에는, 상기 도면에는 도시되어 있지 않지만, 복수 개의 워드 라인들이 상기 행들을 따라서 그리고 복수 개의 비트 라인들이 상기 열들을 따라서 각각 신장한다. 상기 워드 라인들은 행 디코더 회로(row decoder circuitry)(200)에 연결된다. 상기 도면을 참조하면, 메모리 셀 어레이(100)는 단일 비트 동작 모드용 셀 어레이 영역(이하, '단일 비트 셀 어레이 영역'이라 함)(110)과 다중 비트 동작 모드용 셀 어레이 영역(이하, '다중 비트 셀 어레이 영역'이라 함)(120)으로 이루어진다. 각 어레이 영역들(110, 120)은 복수 개의 메모리 블럭들로 이루어진다. 도 1에 도시된 바와 같이, 본 실시예에서, 단일 비트 셀 어레이(100)는 8 개의 블럭들로 구성되고, 다중 비트 셀 어레이 영역(120)는 4 개의 블럭들로 구성되며, 메모리 셀 어레이(100)는 1024 개의 페이지를 가진다. 또한, 단일 비트 셀 어레이(110)의 각 블럭에는 하나의 데이터 입출력 라인이 대응되고, 다중 비트 셀 어레이(120)의 각 블럭에는 2 개의 데이터 입출력 라인들이 대응된다.
한편, 비트 라인들은 상기 단일 비트 셀 어레이 영역(110)과 상기 다중 비트 셀 어레이 영역(120) 사이의 경계에서 전기적으로 단선되는 구조를 가진다. 상기 단일 비트 셀 어레이 영역(110)의 비트 라인들은 단일 비트 동작 모드용 페이지 버퍼(a page buffer)(이하, '단일 비트 페이지 버퍼'라 함) 회로(130)에 연결되고, 상기 다중 비트 셀 어레이 영역(120)은 다중 비트 동작 모드용 페이지 버퍼(이하, '다중 비트 페이지 버퍼'라 함) 회로(140)에 연결된다.
도 2는 단일 비트 페이지 버퍼 회로(130)의 실시예를 보여주고 있다. 도 2를 참조하면, 이 실시예의 단일 비트 셀 어레이 영역(130)은 전형적인 NAND 셀 어레이 구조를 가진다. 이런 구조의 셀 어레이에서는, 행들을 따라서, 스트링 선택 라인(string seletion line)(SSL)과 가상 접지 라인(virtual ground line)(VGL) 및 복수 개(예컨대, 8 개 또는 16 개)의 워드 라인들(WL1∼WLm)이 각각 신장하고, 이들은 행 디코더 회로(200)에 각각 연결되며, 각 비트 라인(BLi)(또는 BLi+1)에 하나의 셀 스트링(112)(또는 112a)이 연결된다. 각 셀 스트링(112)(또는 112a)은 NMOS 트랜지스터들로 이루어지는 2 개의 선택 트랜지스터들(ST1, ST2)과, 이 선택 트랜지스터들(ST1, ST2) 사이에 각각의 소오스-드레인 채널(source-drain channel) 즉, 전류 통로(current path)가 직렬로 연결됨과 아울러 각각은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 가지는 복수 개(예컨대, 8 개 또는 16 개)의 셀 트랜지스터들(MC1∼MCm)으로 구성된다. 각 스트링(112)(또는 112a)의 스트링 선택 트랜지스터(ST1)의 전류 통로는 대응하는 비트 라인(BLi)(또는 BLi+1)과 셀 트랜지스터(MC1)의 전류 통로와 연결되고, 접지 선택 트랜지스터(ST2)의 전류 통로는 가상 접지 라인(VGL)과 셀 트랜지스터(MCm)의 전류 통로 사이에 연결된다. 각 셀 스트링의 스트링 선택 트랜지스터(ST1)의 게이트, 메모리 셀 트랜지스터들(MC1∼MCm)의 컨트롤 게이트들 및 접지 선택 트랜지스터(ST2)의 게이트는 각각 스트링 선택 라인(SSL), 워드 라인들(WL1∼WLm) 및, 가상 접지 라인 (VGL)에 연결된다. 이와 같은 메모리 셀 스트링의 구조는 일 예에 지나지 않으며, 이 기술 분야에 통상적인 지식을 가진 자들은 상기 스트링이 다양한 구조들을 가질 수 있다는 것을 잘 이해할 것이다.
단일 비트 셀 어레이 영역(110)의 각 블럭은 복수 개(예컨대, 512 개)의 스트링들로 이루어진다. 도 2에는, 한 쌍의 비트 라인들(BLi, BLi+1)과 이들에 대응되는 단일 비트 페이지 버퍼 회로 만이 도시되어 있다. 상기 도면을 참조하면, 각 비트 라인(BLi)(또는 BLi+1)은 열 디코더 회로(column decoder circuitry)(300)와 연결되고, 각 비트 라인과 열 디코더 회로(300) 사이에는 하나의 단일 비트 페이지 버퍼 즉, 래치 감지 증폭기(latch-sense amplifier)(132)(또는 132a)가 위치한다. 각 래치 감지 증폭기(132)(또는 132a)는 외부로부터 주어진 데이터를 래치하고 있다가 프로그래밍 동작 동안에 대응하는 비트 라인(BLi)(또는 BLi+1)으로 래치한 정보에 해당하는 전압을 공급하는 페이지 버퍼로서, 프로그래밍 검증 동작 동안에 프로그래밍이 잘 행해졌는 지를 판단하기 위한 검증 검출기로서, 독출 동작 동안에는 상기 대응하는 비트 라인 상의 정보를 감지하고 증폭하는 증폭기로서 각각 작용한다.
단일 비트 페이지 버퍼 회로(130)의 각 래치 감지 증폭기(132)(또는 132a)는 대응하는 비트 라인(BLi)(또는 BLi+1)과 열 디코더 회로(300) 사이에 직렬로 연결되는 전류 통로들을 각각 가지는 NMOS 트랜지스터들(134, 136, 138)과, 트랜지스터(138)(또는 138a)의 전류 통로와 열 디코더 회로(300)의 접속 노드(139)(또는 139a)에 연결되는 입력 단자를 가지는 인버터(141)(또는 141a) 및 이 인버터의 출력 단자에 연결되는 입력 단자와 상기 노드(139)(또는 139a)에 연결되는 출력 단자를 가지는 인버터(142)(또는 142a)로 이루어지는 래치(144)(또는 144a)와, 상기 인버터들의 접속 노드(143)(또는 143a)와 접지 전압 사이에 직렬로 연결되는 전류 통로들을 각각 가지는 NMOS 트랜지스터들(146, 148)(또는 146a, 148a)와, 트랜지스터들(136, 138)(또는 136a, 138a)의 전류 통로들의 접속 노드(137)(또는 137a)와 접지 전압 사이에 연결되는 전류 통로를 가지는 NMOS 트랜지스터(150) 및, 전원 전압과 상기 노드(137) 및 트랜지스터(146)의 게이트 사이에 연결되는 전류 통로를 가지는 PMOS 트랜지스터(152)로 구성된다. 트랜지스터들(134, 136, 138)(또는 134a, 136a, 138a)는 분리 게이트들(isolation gates)로서 각각 작용한다. 분리 게이트 트랜지스터(134)(또는 134a)는 공핍형 NMOS 트랜지스터들로 구성되고, 그것의 게이트는 제어 신호(BLSHF)에 연결된다. 분리 게이트 트랜지스터(136)(또는 136a)는 비트 라인 선택 신호(SBL)에 따라서 선택적으로 래치(144)(또는 144a)와 노드(137)(또는 137a)를 전기적으로 연결하기 위한 것이다. 트랜지스터들(146, 148)(또는 146a, 148a)는 독출 동작 동안에 래치 제어 신호(latch)와 비트 라인 레벨에 따라서 래치(144)(또는 144a)의 상태를 반전시키거나 혹은 그대로 유지시키는 래치 제어기로서 작용한다. 트랜지스터(150)(또는 150a)는 리셋 제어 신호(RESET)에 따라서 독출 동작의 수행에 앞서 래치를 초기화시킴과 아울러 비트 라인으로 접지 전압을 공급하고, 트랜지스터(152)(또는 152a)는 독출 동작 동안에 대응하는 비트 라인으로 정전류를 공급한다.
도 3은 다중 비트 페이지 버퍼 회로(140)의 실시예를 보여주고 있다. 도 3을 참조하면, 이 실시예의 다중 비트 셀 어레이 영역(120)은 전술한 단일 비트 셀 어레이 영역(130)의 구성과 동일한 구성을 가짐을 볼 수 있다. 상기 도면에서도, 도 2에서와 마찬가지로, 한 쌍의 비트 라인들(BLi, BLi+1)에 대응되는 페이지 버퍼 만이 도시되어 있다. 도 3을 참조하면, 각 비트 라인 쌍(BLi, BLi+1)은 열 디코더 회로(300)와 연결되고, 각 비트 라인 쌍과 열 디코더 회로(300) 사이에는 다중 비트 페이지 버퍼 즉, 래치 감지 증폭기 회로가 위치한다. 다중 비트 페이지 버퍼 회로(140)의 각 래치 감지 증폭기는 한 쌍의 비트 라인들(BLi, BLi+1)에 대응된다. 이 다중 비트 페이지 버퍼도, 전술한 단일 비트 페이지 버퍼와 같이, 각 비트 라인(BLi)(또는 BLi+1)과 열 디코더 회로(300) 사이에 직렬로 연결되는 전류 통로들을 각각 갖는 분리 게이트 트랜지스터들(160, 162, 164)(또는 160a, 162a, 164a)와, 트랜지스터(164)(또는 164a)의 전류 통로와 열 디코더 회로(300)의 접속 노드(165)(또는 165a)에 연결되는 래치(168)(또는 168a)를 가진다. 분리 게이트 트랜지스터들(160, 162)(또는 160a, 162a)의 접속 노드(161)(또는 161a)에는 프로그래밍 동작 동안에 비선택된 비트 라인으로 프로그래밍 방지 전압을 공급하고 독출 동작 동안에 접지 전압을 공급하기 위한 NMOS 트랜지스터(166)(또는 166a)의 전류 통로가 연결된다. 래치(168)의 노드(169)와 접지 전압 사이에는 NMOS 트랜지스터들(170, 172, 174)의 전류 통로들이 직렬로 연결되고, 래치(168a)의 노드(169a)와 접지 전압 사이에는 NMOS 트랜지스터들(170a, 172a, 174a)의 전류 통로들이 직렬로 연결된다. 트랜지스터들(170, 170a)의 게이트들은 노드(163)에 공통적으로 연결되고, 트랜지스터들(172, 174)의 게이트들은 래치 제어 신호(latch1)에 연결된다. 트랜지스터(176)의 게이트는 노드(196)에 연결되고, 트랜지스터(178)의 게이트는 래치 제어 신호(latch2)에 연결된다. 트랜지스터(172a)의 게이트는 노드(165)에 연결되고, 트랜지스터(174a)의 게이트는 래치 제어 신호(latch3)에 연결된다. 트랜지스터들(170a)의 전류 통로와 트랜지스터(172a)의 전류 통로의 접속 노드(171)과 접지 전압 사이에는 NMOS 트랜지스터들(176, 178)의 전류 통로들이 연결된다. 상기 트랜지스터들(170, 172, 174, 170a, 172a, 174a, 176, 178)은 독출 동작 동안에 래치 제어 신호들(latch1,latch2,latch3)의 상태들과 비트 라인 쌍의 전압 레벨들에 따라서 래치들(168, 168a)의 상태들을 반전시키거나 그대로 유지시키는 래치 제어기로서 작용한다. 분리 게이트 트랜지스터들(162, 163)의 접속 노드(163)와 분리 게이트 트랜지스터들(162a, 163a)의 접속 노드(163a)에는 트랜지스터(186)의 전류 통로가 연결된다. 이 트랜지스터(186)은 리셋 제어 신호(RESET)에 따라서 독출 동작의 수행에 앞서 래치들(168, 168a)를 초기화시킴과 아울러 비트 라인들로 접지 전압을 공급한다. 트랜지스터(188)은 독출 동작 동안에 대응하는 비트 라인 쌍(BLi, BLi+1)로 정전류를 각각 공급한다.
앞에서 기술한 바와 같이, 단일 비트 동작 모드의 데이터 감지 방식과 다중 비트 동작 모드의 데이터 감지 방식은 서로 상이하다. 따라서, 본 발명의 장치에서는 각 동작 모드들에 따른 타이밍 제어가 필요하다. 도 4는 본 발명에 따른 불휘발성 메모리 장치의 타이밍 제어 방식의 일 예를 보여주고 있다. 도 4을 참조하면, 행 어드레스 버퍼(410)로부터 행 어드레스가 입력되면 행 어드레스 검출기(420)는 상기 어드레스가 단일 비트 셀 어레이 영역(110)을 지정하는 지 또는 다중 비트 셀 어레이 영역(120)을 지정하는 지를 검출하고, 검출 결과에 따라서 단일 비트 타이밍 제어기(430)를 동작시키거나 다중 비트 타이밍 제어기(440)를 동작시킨다.
한편, 단일 비트 셀 어레이 영역(110) 및 다중 비트 셀 어레이 영역(120)의 선택과 타이밍 제어는 외부 명령에 의해 수행될 수도 있다는 것을 이 기술 분야의 통상 전문가들은 잘 이해할 수 있을 것이다.
본 발명에 따르면, 하나의 칩에서 다중 비트 동작과 단일 비트 동작이 메모리 셀 어레이의 국부적인 영역에서 동시에 수행될 수 있다.

Claims (5)

  1. 행들과 열들을 정의하는 기판 상의 적어도 하나의 행을 따라서 분할된 영역들 중의 제 1 의 영역에 형성된 메모리 셀들의 제 1 의 어레이와; 상기 분할된 영역들 중의 제 2 의 영역에 형성된 메모리 셀들의 제 2 의 어레이와; 상기 각 행들을 따라서 신장하고 상기 제 1 및 제 2 어레이들의 상기 각 메모리 셀들과 대응되는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하되 상기 제 1 영역과 상기 제 2 영역의 경계에서 전기적으로 단선된 복수 개의 비트 라인들과; 상기 제 1 영역의 각 비트 라인들에 대응되고 상기 제 1 어레이의 단일 비트 기입 및 독출 동작들을 위한 복수 개의 단일 비트 감지 증폭기들과; 상기 제 2 영역의 각 비트 라인 쌍들에 대응되고 상기 제 2 어레이의 다중 비트 기입 및 독출 동작들을 위한 복수 개의 다중 비트 감지 증폭기들과; 상기 단일 비트 감지 증폭기들 및 상기 다중 비트 감지 증폭기들의 타이밍을 제어하는 타이밍 제어 수단을 포함하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 어레이들은 NAND 플래시 셀 구조로 된 불휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 어레이들은 NOR 플래시 셀 구조로 된 불휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 타이밍 제어 수단은 행 어드레스가 상기 제 1 및 제 2 어레이들 중의 어느 것을 지정하는 지를 검출하여 상기 단일 비트 감지 증폭기들의 타이밍과 상기 다중 비트 감지 증폭기들의 타이밍을 제어하는 불휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 타이밍 제어 수단은 외부 명령에 따라 상기 단일 비트 감지 증폭기들의 타이밍과 상기 다중 비트 감지 증폭기들의 타이밍을 제어하는 불휘발성 반도체 메모리 장치.
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