TW526494B - A flash memory device and a verify method thereof - Google Patents

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Description

526494 4879pit'.doc/002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（/ ) 領域 本發明是有關於一種非揮發半導體記憶元件，且特別 是有關於一種nor型快閃記憶體元件及其查驗方法。 背景 如熟知此技藝者所知，NOR結構之快閃記憶體元件爲 一種可電性抹除（erasable)及編程之非揮發性半導體記憶體 元件。由於快閃記憶體元件之操作速度非常迅速，所以其 倍受需要快速操作速度之使用者的喜愛。第1圖是繪示一 種傳統之快閃記憶體元件之區塊圖，且第2圖是繪示一種 結合記憶胞之列選擇器及字元線電壓供應電路之電路圖。 參照第1圖，快閃記憶體元件包括記憶胞陣列1〇(未 顯示），具有複數條字元線、複數條位元線、以及排列在 字元線與位元線交錯區域之複數個記憶胞。每一個記憶胞 具有連接至相對於字元線之控制閘極、浮置閘極、接地源 極、以及連接至相對位元線之汲極，如第2圖所示，且第 3圖是關於記憶胞之剖面圖。 在陣列10之左側，列選擇器20依照從位址暫存器30 之列位址，選擇字元線連接。如第2圖所示，列選擇器20 由接收解碼列位址訊號DRAi之反及(NAND)閘G1、反轉 器INV1、以及水平移位器LSI構成，如第2圖之連接。 列選擇器20選擇對應於解碼列位址訊號DRAi之字元線， 然後從字元線電壓供應電路50，以字元線電壓驅動選定之 字元/線。 位元線電壓供應電路50由高電壓產生器52、電壓調 4 本紙張尺度適用中國國家標準（CNS)Ai規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 526494 48 79pif.doc/002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2 ) 整器54、以及切換電路56所構成。高電壓產生器對應於 提供查驗操作之查驗操作訊號VE_EN，產生高電壓VPI(例 如10V)。高壓產生器52可藉由使用熟知此技藝之充電幫 浦電路（charge pumping circuit)而了解。電壓調整器54藉 由控制高電壓VPI水平，輸出需要在各種操作查驗模式之 電壓VPP(其可藉由使用熟知之電阻分離類型或電容分離 類型而了解）。 切換電路56由二個水平移位器LS2與LS3，以及二個 PMOS電晶體MP1與MP2所構成，如第2圖之連接。切 換電路56轉移電力供應電壓VCC，或是對應於訊號VE_EN 來自電壓調整器54之電壓VPP，到列選擇器20。例如， 當訊號VE_EN在邏輯低水平（logic low level)，PMOS電 晶體MP1關閉，且PMOS電晶體MP2開啓，使得電力供 應電壓VCC轉移至列選擇器20，作爲字元線電壓。當訊 號VE_EN在邏輯高水平，PMOS電晶體MP1開啓，且PMOS 電晶體MP2關閉，使得電壓VPP轉移至列選擇器20，作 爲字元線電壓。 仍然參照第1圖，快閃記憶體更包括感測放大電路60、 輸入/輸出暫存電路70、以及控制邏輯與命令記錄器8〇。 藉由控制邏輯與命令記錄器80控制位址暫存電路30、行 選擇器4〇、感測放大電路60、以及輸出/輸入暫存電路70。 錯由施加局電壓例如10V至控制閘極，源極與本體 (bulk)至如接地電壓，且汲極至電壓例如5V至6V，編程 每個記憶胞。此編程記憶胞參照爲”OFF記憶胞’’，且分別 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 訂---------線· 526494 487 Vi「doc/0()2 A7 B7 五、發明說明（> ) (請先閱讀背面之注意事項再填寫本頁) 具有6V至7V之啓始電壓分佈。藉由施加負高電壓例如_ 10V至控制電壓，以及電壓例如5V至本體，並且藉由使 汲極與源極浮置，同時抹除陣列1〇之記憶胞。抹除記憶 胞參照爲’ΌΝ記憶胞”，且分別具有IV至3V之啓始電壓 分佈。關於OFF記憶胞與ON記憶胞之啓始電壓分佈顯示 於第4圖。 爲了辨別記憶胞是否正常編程或抹除，可在抹除及編 程操作之後執行查驗操作。查驗操作可分爲過度查驗操 作、抹除操作、以及編程查驗操作。查驗操作相同於讀取 操作’除了用於讀取操作之字元線電壓不同於查驗操作。 例如，在過度操作期間施加電壓約2.8V至選定之字元線， 在抹除查驗操作期間施加電壓約3.5V至選定之字元線， 以及在編程查驗操作期間施加電壓約6.5V至選定之字元 線。 經濟部智慧財產局員工消費合作社印製 第5圖是繪示依照傳統之快閃記憶體元件，用於描述 查驗操作之時間圖。參照第5圖，當訊號VE_EN從邏輯 低水平轉換至邏輯高水平，開始查驗操作。特別是，高電 壓產生器52對應於低至高轉換訊號VE_EN，產生高電壓 VPI。在此時，開啓切換電路56之PMOS電晶體MP1， 並且關閉其PMOS電晶體MP2。當高電壓VPI增加，藉 由電壓調整器54調節之電壓VPP(此後參照爲查驗電壓）， 經由列選擇器20轉移至連接選定記憶胞之字元線WL。之 後，當感測致能訊號SA_EN啓動，感測放大器40藉由使 用自參考記憶胞之參考電壓，偵測選定記憶胞之啓始電 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 526494 4879pif.doc/002 A7 B7 五、發明說明（f) 壓。依照偵測結果，決定選定記憶胞是否已編程（抹除或 過度抹除）。 如上所述，用於個別查驗操作之查驗電壓2.8V、3.5V 與6.5V，係使用從高電壓產生器52產生之高電壓VPI。 當局電壓產生器52產生高電壓VPI，在如第5圖所示之 電力/接地線上’不可避免地引起電力雜訊(power noise)(例 如10mV至5〇mV)。此造成查驗感測操作的失常，其中在 連接至記憶胞之資料線DL與連接至參考記憶胞之參考資 料線RDL之間’偵測到良好的電位差(例如_3 〇mV)。結果， 5己彳思胞之啓纟n la壓目標啓始電壓分佈偏離，且在上述之 查驗操作之後，啓始電壓偏移可影響讀取/編程/抹除操作。 發明之槪述 因此本發明的目的在提供一種快閃記憶體元件及其查 驗方法，可以執行穩定的查驗感測操作，沒有電力雜訊。 爲達成上述之目的，依照本發明之觀點，提供一種快 閃記憶體兀件，其包括一記憶胞陣列，具有複數條字元線、 複數條位元線，以及複數個記憶胞分別排列於字元線與位 元線之交錯區域；一列選擇器，用於對應於一列位址，選 定一字元線；一行選擇器，用於對應於一行j立j止，選定二 位元線；一感測放大器，用於對應於一感測致能訊號，由 選定之字元線與位線法定，感測在記憶胞中的資料；一 高電壓產生器，用於對應於控制訊號，產生高電壓；一電 壓調整器’用於接收局電壓，以調整接收之高電壓至一查 驗電壓，施加於選定之字元線；一切換電路，用於對應於 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線1 經濟部智慧財產局員工消費合作社印製 526494 48"79pir.doc/〇〇2 A7 B7 五、發明說明（j:) 查驗致能訊號，轉移查驗電壓至列選擇器；以及一控制器， 用於對應於一查驗及一感測致能訊號，產生控制訊號，其 中在啓動表示查驗感測操作之感測致能訊號期間，控制器 不啓動控制訊號，因此不啓動高電壓產生器。 在本發明之記憶體元件中，控制器由反轉器及NOR閘 所構成，反轉器具有接收查驗致能訊號之輸入端，NOR閘 具有一輸入端連接至反轉器之輸出端，且另一輸入端接收 感測致能訊號。 厘式之簡單說明 本發明藉由下文示範之實施例作詳細說明，然並非用 以限定本發明，關於附加圖示中，相同之參照符號表示相 似構件，其中： 第1圖是繪示一種傳統之快閃記憶體元件之區塊圖； 第2圖是繪示結合記憶胞之一種傳統列選擇器及一種 傳統字元線電壓供應電路之電路圖； 第3圖是繪示一種記憶胞之剖面圖； 第4圖是繪示OFF記憶胞與ON記憶胞之啓始電壓分 佈之關係圖； 第5圖是繪示用以敘述一種傳統之快閃記憶體元件之 查驗操作之時間圖； 第6圖是繪示依照本發明一較佳實施例之字元線電壓 供應電路；以及 第7圖是繪示依照本發明一較佳實施例之快閃記憶體 元件之查驗操作之時間圖。 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------·---^11¾-------- 訂---------線. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 526494 4 8 79pif'.doc/002 A7 B7 五、發明說明（6) 圖式標號之簡單說明 10 :記憶胞陣列 20 :列選擇器 30 :位址暫存器 40 :行選擇器 50 :字元線電壓供應電路 52 :高電壓產生器 54 :電壓調整器 56 :水平移位器 58 :控制器 60 :感測放大電路 70 :輸入輸出暫存器 80 :控制邏輯與命令記錄器 DRAi :解碼列位址訊號 VE_EN :查驗操作訊號 SA_EN :感測致能訊號 VPI :高電壓 VPP :查驗電壓 MP1、MP2 : PMOS 電晶體 G1 : NAND 閘 DL :資料線 RDL :參考資料線 較佳實施例之詳細說明 本發明之較佳實施例將參照相關圖式作說明。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------、---.---%-------- 訂---------線^9. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 526494 4879pir.doc/002 A7 B7 五、發明說明（公） 壓產生器啓動’局電壓VPI之電壓水平如第7圖所示增加。 當高電壓VPI增加至個別的查驗操作需要之電壓時，藉由 電壓調整器54壓制高電壓VPI至查驗電壓水平。如此壓 制之查驗電壓VPP經由PMOS電晶體與列選擇器20轉移 至選定之字元線WL0。 如第7圖所示，當訊號SA_EN啓動至高電位，感測放 大電路60藉用自參考記憶胞之參考電壓，偵測選定記憶 胞之啓始電壓。不同於傳統之快閃記憶體元件，在查驗感 測操作期間，藉由控制器58，不啓動高電壓產生器52。 就是，由於訊號SA_EN轉高，控制器58之輸出從邏輯高 水平轉換至邏輯低水平，因而不啓動高電壓產生器52。此 使得在訊號SA_EN啓動期間，高電壓產生器52之注入操 作（pumping operation)未執行。結果，在關於第7圖中之 查驗操作期間，不會導致電力雜訊。當訊號SA_EN再次 不啓動，高電壓產生器52執行注入操作，使得高電壓VPI 增加至其目標水平。然後，藉由訊號VE_EN結束查驗操 作。 如上所述，在查驗感應操作期間，高電壓產生器52不 啓動，因此沒有發生導因於產生器52注入操作之電力雜 訊。因此，穩定查驗操作是可靠的，因此可防止在傳統之 快閃記憶體元件中造成之問題（查驗感測操作之失常及啓 始電壓偏離）。 本發明已經以示範之較佳實施例描述。然而，當可了 解本發明之範圍不限定於揭露之實施例。相反地，其意欲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線一 經濟部智慧財產局員工消費合作社印製 526494 五、發明說明（^) 涵蓋各種修正與相似排列。因此，申請項之範圍應給予最 寬的解釋，因而包含所有修正與相似排列。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 526494 4 8 7 9 p i 1'. d〇 c/0 0 2 ABCD 六、申請專利範圍 1. 一種非揮發性半導體記憶體元件，包括： (請先閱讀背面之注意事項再填寫本頁) 一記憶胞陣列，具有複數個排列在列與行中之記憶胞； 一高電壓產生器，用於對應於控制訊號產生高電壓； 一電壓調整器，用於接收高電壓，藉以調整接收之高 電壓至一施加於一選定列之查驗電壓；以及 一控制器，用於對應於一查驗及一感測致能訊號，產 生控制訊號，其中在該感測放大訊號啓動期間，該控制器 不啓動控制訊號，顯示一查驗感測操作，因而不啓動高電 壓產生器。 2. 如申請專利範圍第1項所述之非揮發性半導體記憶 體元件，其中該控制器由一反轉器與一 NOR閘構成，該 控制器具有接收查驗致能訊號之輸入端，且該NOR閘具 有一輸入端以連接至該反轉器之一輸出端，以及另一輸入 端，係接收感測致能訊號。 3. 如申請專利範圍第1項所述之非揮發性半導體記憶 體元件，其中更包括： 經濟部智慧財產局員工消費合作社印製 一列選擇器，用於選定該些列之一；以及 一切換電路，用於對應於該查驗致能訊號以移轉該查 驗電壓至該列選擇器。 4. 如申請專利範圍第3項所述之非揮發性半導體記憶 體元件，其中每一該記憶胞由一具有浮置閘極之電晶體所 組成。 5. —種非揮發性半導體記憶元件，包括： 一記憶胞陣列，具有複數個字元線、複數個位元線以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526494 A8 4 8 79pi，'d〇C/°02 ?8 D8 六、申請專利範圍 及複數個記憶胞，該些記憶胞分別排列在該些字元線與該 些位元線之交錯區域； (請先閱讀背面之注意事項再填寫本頁) 一列選擇器，用於對應於一列位址，選擇該些字元線 之一； 一行選擇器，用於對應於一行位址，選擇該些位元線 之一； 一感測放大器，用於對應於一感測致能訊號，藉由該 選定字元線與位元線決定，感測在一記憶胞中的資料； 一高電壓產生器，用於對應於一控制訊號，產生高電 壓； 一電壓調整器，用於接收高電壓，藉以調整接收之高 電壓至一查驗電壓，施加於一選定字元線； 一切換電路，用於轉移該查驗電壓至該列選擇器，對 應於該查驗致能訊號；以及 一控制器，用於對應於一查驗及一感測致能訊號，產 生控制訊號，其中在該感測放大訊號啓動期間，該控制器 不啓動控制訊號，表示一查驗感測操作，因而不啓動高電 壓產生器。 經濟部智慧財產局員工消費合作社印製 6. 如申請專利範圍第5項所述之非揮發性半導體記憶 體元件，其中該控制器由一反轉器與一 NOR閘構成，該 控制器具有接收查驗致能訊號之輸入端，且該NOR閘具 有一輸入端，連接至該反轉器之一輸出端，以及另一輸入 端，接收感測致能訊號。 7. 如申請專利範圍第5項所述之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 526494 as B8 C8 4879pif.doc/002 D8 六、申請專利範圍 體元件，其中每一該記憶胞由一具有浮置閘極之電晶體所 組成。 8. —種查驗方法，適用於一非揮發性半導體記憶體元 件，具有一記憶胞陣列，每一記憶胞可儲存資料，以及一 高電壓產生器，用於產生一高電壓，該查驗方法包括下列 步驟： 對應於表示一查驗操作之一查驗致能訊號，啓動該高 電壓產生器； 調整該高電壓至一查驗電壓，藉以施加於一位址記憶 胞；以及 < 在該位址記憶胞之查驗感測操作期間，不啓動該高電 壓產生器。 9. 如申請專利範圍第8項所述之查驗方法，更包括在 該查驗感測操作之後，啓動該高壓產生器。 S---^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1316269B1 (it) 2000-12-28 2003-04-03 Micron Technology Inc Riduzione di rumore di alimentazione nella selezione di colonna indispositivi di memoria.
KR100521364B1 (ko) * 2002-11-18 2005-10-12 삼성전자주식회사 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
US7259993B2 (en) * 2005-06-03 2007-08-21 Infineon Technologies Ag Reference scheme for a non-volatile semiconductor memory device
US7190621B2 (en) * 2005-06-03 2007-03-13 Infineon Technologies Ag Sensing scheme for a non-volatile semiconductor memory cell
KR100769255B1 (ko) * 2006-05-24 2007-10-22 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
KR100769258B1 (ko) * 2006-10-23 2007-10-22 삼성전자주식회사 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치
KR100965072B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
CN103871472A (zh) * 2012-12-12 2014-06-18 上海华虹宏力半导体制造有限公司 存储器的列地址译码电路
CN103093819B (zh) * 2013-02-01 2017-03-08 上海华虹宏力半导体制造有限公司 非易失性存储器的数据擦除电路
JP2017162532A (ja) * 2016-03-10 2017-09-14 凸版印刷株式会社 電圧発生回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829482A (en) * 1985-10-18 1989-05-09 Xicor, Inc. Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR0113252Y1 (ko) * 1991-12-24 1998-04-14 문정환 워드라인 전압 공급회로
US5355347A (en) * 1993-11-08 1994-10-11 Turbo Ic, Inc. Single transistor per cell EEPROM memory device with bit line sector page programming

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Publication number Publication date
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KR100281798B1 (ko) 2001-03-02

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