JPH02158994A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数対の電圧不確定（フローティング）になる時間を有
するノードが設けられ、該各対の電圧不確定になる時間
を有する電圧部ノード間に現れる信号の微小電位差を差
動増幅するダイナミックＲＡＭ等の半導体集積回路に関
し、 線間容量による雑音による誤動作を防止した半導体集積
回路を提供することを目的とし、複数対の電圧不確定に
なる時間を有する電圧部ノードが配列され、その外側に
確定電圧部が設けられ、該各対の電圧不確定になる時間
を有する電圧部ノードの微小電位差により動作する半導
体集積回路において前記複数対の電圧不確定になる時間
を有する電圧部ノードと前記確定電圧部との間に内部信
号線による雑音源を設けるように構成する、 ことを特徴とする。

［産業上の利用分野］ 本発明は複数対の電圧不確定になる時間を有する電圧部
ノードが設けられ、該各対の電圧不確定になる時間を有
する電圧部ノード間に現れる信号の微小電位差を差動増
幅するダイナミックＲＡＭ等半導体集積回路に関する。

近年、半導体集積回路たとえば半導体記憶装置において
は、高集積化、微細化が進み、この結果、内部配線間の
線間容量が重要な問題となっている。

〔従来の技術〕

従来の半導体集積回路の一例は、第５図に示すように、
複数対の電圧不確定になる時間を有する電圧部ノードＮ
　ｌ　＋　Ｎｌ’　；　Ｎ２　ｒ　Ｎ２’　；・・・；
Ｎ　ｎ　＋　Ｎ１１′が差動増幅段としてのセンスアン
プＳＡ０、ＳＡ２．・・・、ＳＡ、−０、ＳＡ、に接続
されている。この結果、たとえば、１対の電圧不確定に
なる時間を有する電圧部ノードＮ０、Ｎ、の微小電位差
がセンスアンプＳＡ、に差動増幅される。なお、センス
アンプＳＡ、〜ＳＡ、ｌはラッチイネーブル信号φ、に
よって動作する。これらの電圧不確定になる時間を有す
る電圧部ノード間には線間容量Ｃ，，，Ｃ，□、Ｃｚ□
Ｉｃ！３．・・・１ｃｆｌ−□。

ｎ−１１Ｃ１１−１＋ｎ−１＋　　Ｃ１１−１＋１１　
＋　　ＣＦｌ＋１、が存在する。

また、電圧不確定になる時間を有する電圧部ノードＮ　
ｌ　＋　　Ｎｌ’　＋　　Ｎ２　＋　　Ｎ２’　＋　　
・・・ｒ　Ｎｎ−１＋Ｎ　ｎ−＋’　Ｉ　　Ｎｎ　ｌ　
Ｎｌ’１′上には動作クロックφのための線が設けられ
、これらとの間には、線間容′量ＣＩ　＋　　ＣＩ’　
＋　　Ｃｚ　ｌ　　Ｃ１’　＋　　・・・＋　　Ｃｎ−
１＋　　Ｃｎ−１’　ＩＣｎ＋Ｃｎ′が存在する。

さらに、外側には、センスアンプＳＡ０、ＳＡＤ。

・・・、５Ａｆｉ０、ＳＡ、の電源電圧供給用の確定電
圧部Ｎ６　、Ｎ、＋、が設けられ、確定電圧部Ｎ。と電
圧不確定になる時間を有する電圧部ノードＮ１との間に
は線間界ｆｆ１ｃ０、が存在し、確定電圧部Ｎ７゜１と
電圧不確定になる時間を有する電圧部ノードＮ　ｎ　ｌ
　との間には線間容量Ｃ１１＋＋Ｉ＋１が存在する。

〔発明が解決しようとする課題］ 線間容量を無視した場合、電圧不確定になる時間を有す
る電圧部ノードたとえばＮ０、Ｎ、’の電圧不確定時の
動作は第６図に示すように、クロック信号φがハイレベ
ルからローレベルに変化しても電圧不確定になる時間を
有する電圧部ノードＮ０、Ｎ、’の電位は変化しない。

しかし、実際は、第７図に示すように、クロック信号φ
がハイレベルからローレベルに変化した場合には、電圧
不確定になる時間を有する電圧部ノードＮ１゜Ｎ　、　
Ｔは線間容量による雑音により共に低下する。

この場合、最外側の電圧不確定になる時間を有する電圧
部ノードＮ１が受ける雑音ｖＩは確定電圧部Ｎ０の線間
容量Ｃ０１の影響を受けるのに対し、電圧不確定になる
時間を有する電圧部ノードＮ　、　１が受ける雑音■２
は電圧不確定になる時間を有する電圧部ノードＮ　、　
Ｌ　と電圧不確定になる時間を有する電圧部ノードＮ２
との線間容量の影響を受けるので、雑音■１は雑音■２
より小さい。この結果、電圧不確定になる時間を有する
電圧部ノードＮ０、Ｎ、’には電位差Ｖ２−Ｖ、が発生
し、正規の微小電位差■がＶ＜Ｖ、−Ｖ、であるときも
しくは１　ｖ２−ｖ、−ｖ　１がセンスアンプＳ　Ａ　
Ｉのセンス能力より小さいときには、ラッチイネーブル
信号φ、によってセンスアンプＳＡ、が動作した場合に
誤動作するという課題がある。このような課題は電圧不
確定になる時間を有する電圧部ノードＮ０、、Ｎ０、’
にも生ずるが、中間に位置する電圧不確定になる時間を
有する電圧部ノードＮ２゜Ｎ　Ｚ　＋　・・’　＋　Ｎ
ｎ−１＋　　Ｎｎ−１′には生じない。

したがって、本発明の目的は、線間容量による雑音によ
る誤動作を防止した半導体集積回路を提供することにあ
る。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示される。

すなわち、最外側の電圧不確定になる時間を有する電圧
部ノードＮ、と確定電圧部Ｎ０との間にクロック信号φ
、あるいはノードＮ、。

Ｎ、′、・・・Ｎ０、、Ｎゎ′が電圧不確定である間、
クロック信号φと同等な内部信号線による雑音源Ｎ　、
　ｌを設け、また、最外側の電圧不確定になる時間を有
する電圧部ノードＮ　、　Ｊと確定電圧部Ｎ　ｎ　＊　
１　との間にクロック信号φ、あるいはノードＮ　ｌ　
＋　Ｎｌ’　＋　・・・Ｎｆｉ、Ｎ、’が電圧不確定で
ある間、クロック信号φと同等な内部信号線による雑音
源Ｎ　ｆｉ１１′を設けである。

〔作　用］ 上述の手段によれば、最外側の電圧不確定になる時間を
有する電圧部ノードＮ、（もしくはＮ、ｌ’　）と確定
電圧部Ｎｏ（もしくはＮｎ、＋）との容量結合が弱まり
、最外側の電圧不確定になる時間を有する電圧部ノード
Ｎ　Ｉ（もしくはＮ１′）と付加された内部信号線によ
る雑音源Ｎ０′（もしくはＮｎ＋１’）との容量結合が
強まる。したがって、最外側の電圧不確定になる時間を
有する電圧部ノード対Ｎ１゜Ｎｌ’（もしくはＮ０、、
Ｎ０、’　）はクロック信号φによる等量の雑音を受け
、すなわち、第７図における雑音Ｖ、＝Ｖ、となり、セ
ンスアンプＳＡ。

（もしくはＳＡ、）は誤動作しない。

〔実施例］ 第２図は本発明に係る半導体集積回路の一実施例を示す
回路図、第３図は第２図の部分平面図である。第２図に
おいては、フォールデッドビット線型のＭＯＳメモリを
示しである。すなわち、各センスアンプＳＡ０、ＳＡ０
、・・・、５Ａｆｉにはビット線対ＢＬ０、’ＴＴ、ｉ
　ＢＬ０、ゴＴ２　；・・・；ＢＬ０、、Ｂゴへがトラ
ンスファゲートＱＴＩＩ　　Ｑｔｚを介して接続され、
また、ビット線ＢＬ０、丁「ｌ；Ｂ　ｔ、　ｚ　、　Ｔ
Ｔ、　　旨・・、ＢＬ０、８口はブリチャヤージ用ゲー
）ＱＲを介して電源Ｖ　ｃｃに接続される。サラニ、各
ヒｙ　ＨＰＡＢ　Ｌ　＋　、丁Ｕ０、ＢＬ、。

ＢＬｚ、　・・・、ＢＬ０、ＢＬアとワード線ＷＬ、。

ＷＬ０、・・・ＷＬ、’　、ｗｔ０、’　、・・・には
１トランジスタ１キヤパシタ型メモリセルＣＬ０、、Ｃ
Ｌ、□。

・・・、　ＣＬ＋＋’　、　　ＣＬ＋□′、・・・が接
続されている。

各ビット線ＢＬ０、ＴＩＮ０、ＢＬ２．丁Ｌ２＋・・・
、　Ｂ　Ｌ、　、　１ｌｆｆ、は電圧不確定になる時間
を有する電圧部ノードとして作用する。

また、センスアンプＳＡ０、ＳＡ２．・・・、ＳＡ＋。

用の電源線ＰＬ０、ＰＬ、が設けられており、これらは
確定電圧部として作用する。

本発明によれば、最外側のビット線（電圧不確定になる
時間を有する電圧部ノード）ＢＬ、と電源線（確定電圧
部）ＰＬ、との間には、雑音源ｘ０、ｘ、’を設け、最
外側のビット線（電圧不確定になる時間を有する電圧部
ノード）ＢＬ、と電源線（確定電圧部）ＰＬ２との間に
は、電圧不確定になる時間を有する電圧部ノードｘ０、
ｘ２’を設けである。

第４図は第２図の回路動作を説明するタイミング図であ
る。ただしビット線Ｂ　Ｌ　、　、　ＴＴ：、について
のみ説明する。すなわち、初期時にはリセット信号φＲ
（ハイレベル）によってすべてのビット線ＢＬ０、ＢＬ
、は電源電圧Ｖ　ｃｃにプリチャージされる。しかる後
に、リセット信号φ８がローレベルとなると、ビット線
ＢＬ０、丁ｒ、は電源Ｖ　ＣＣから切離され、電圧不確
定（フローティング状態）となる。次いで、クロック信
号（ローレベル）φ′、φのハイレベルからローレベル
にすることによってビット線Ｂ　Ｌ　、　、　ｒ、がセ
ンスアンプＳＡ、から切離されるが、その際、各ビット
線ＢＬ０、ＢＬ、は同一レベルの雑音が生じてローレベ
ル化する。次いで、メモリセルＣＬｚ＋を選択するため
に、クロック信号φはハイレベルとされ、ワード線ＷＬ
、がハイレベルとされる。この結果、微小電位差Δ■が
ビット線Ｂ　Ｌ　、　、　Ｔ’Ｕ。

間に発生し、これがラッチイネーブル信号φ、Ｅのハイ
レベル化によるセンスアンプＳＡ、によって差動増幅さ
れる。

なお、従来のごとく、ビット線ＢＬ０、Ｂ丁。

にクロック信号φ′、φによる異なる雑音が生じると、
その段階で電位差Δ■２が生じてしまい、メモリセルＣ
２□が選択された段階ではビット線間電位差Δ■２′は
小さくなる又は、本来のセル情報とは逆の電位差を持つ
ことがあり、この結果、センスアンプＳＡＩは誤動作す
る可能性があった。

なお、上述の実施例では、雑音源としてクロック信号φ
、φ′を用いたが、実際には、ビット線Ｂ　Ｌ　、　、
　Ｗ、が電圧不確定状態時にクロック信号φ、φ′と等
価な信号ならよい。

〔発明の効果〕

以上説明したように本発明によれば、雑音によるセンス
アンプの両端の不均衡を解消し、センスアンプを正確に
動作させる事ができ、半導体装置回路の性能向上に寄与
できる。

雑音源に代わって予備のセンスアンプ、予備の電圧不確
定になる時間を有する電圧部ノードを挿入する方法に比
べて占有面積を著しく減少させることができる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２図は本発
明に係る半導体集積回路の一実施例を示す回路図、 第３図は第２図の部分平面図、 第４図は第２図の回路動作を示すタイミング図、第５図
は従来の半導体集積回路を示す回路図、第６図、第７図
は第５図の回路動作を示すタイミング図である。 Ｎ　Ｉ　＋　　Ｎｌ’　＋　　Ｎ２　ｒ　　Ｎ２　’　
＋　・・・＋　Ｎ１１＋　　Ｎｎ’　：電圧不確定にな
る時間を有する電圧部ノード、Ｎ　０．　Ｎ　ｇｏ　、
　？確定電圧部、ＮＯ’＋ＮＭ、Ｉ’：雑音源、 ＢＬ０、　■ｒ０、０、０、ＢＬ０、丁Ｌ：ビット線（
電圧不確しになる時間を有する電圧部）−ド）、 ＰＬ０、ＰＬ、？電源線（確定電圧部）、Ｘ　ｌ＋　Ｘ
＋’　＊　　Ｌ　Ｉ　　Ｌ’　：雑音源。

Claims (1)

【特許請求の範囲】
1. １、複数対の電圧不確定になる時間を有する電圧部ノー
   ド（Ｎ＿１、Ｎ＿１′；Ｎ＿２、Ｎ＿２′；・・・；Ｎ
   ＿ｎ＿−＿１、Ｎ＿ｎ＿−＿１′；Ｎ＿ｎ、Ｎ＿ｎ′）
   が配列され、その外側に確定電圧部（Ｎ＿０、Ｎ＿ｎ＿
   ＋＿１）が設けられ、該各対の電圧不確定になる時間を
   有する電圧部ノードの微小電位差により動作する半導体
   集積回路において、前記複数対の電圧不確定になる時間
   を有する電圧部ノードと前記確定電圧部との間に雑音源
   （Ｎ＿０′、Ｎ＿ｎ＿＋＿１′）を設けたことを特徴と
   する半導体集積回路。