JPH01152661A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに係り、特に平面面積を増大する
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミックＭＯＳメモリに関する。

［従来の技術］ ＭＯＳダイナミックメモリは１９７０年初頭に１Ｋｂの
ダイナミックランダムアクセスメモリ（以下ｄＲＡＭと
略す）が発表されてから、３年に４倍の大規模化が達成
されてきた。しかるに、このメモリチップを入れるパッ
ケージは、主に１６ピンＤＩＰＣデユアルインランパツ
ケージ）が用いられてきており、チップを入れるキャビ
ティサイズも制限されていることから、メモリチップも
４倍の大規模化に伴なってもたかだか１．４倍程度にし
か増大していない。（またｄＲＡＭは大量に用いられる
ことから、コスト面でもチップ増大をおさえる必要があ
る。）従って、１記憶容量単位たる１ビット分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
って、約１７３に微小化している。キャパシタ容量Ｃは
Ｃ＝＃Ａ／Ｔ１（ここでＥ：絶縁膜の誘電率、Ａ：キャ
パシタ面積、Ｔ１：絶縁膜厚）で表わされるので、面積
Ａが１７３になればＥとＴが同じである限りＣもまた１
／３になる。記憶容量としての信号量Ｓは、貯えられる
電荷量Ｑｓに比例しており、Ｑ５はＣと記憶電圧ＶＳと
の積であることから、Ａが小さくなれば比例してＱｓも
小さくなり、信号Ｓはそれに伴なって小さくなる。

雑音電圧をＮとすれば信号対雑音比（Ｓ／Ｎ比）はＳの
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴ１の減少で補なってき
ており、４Ｋｂ、１６Ｋｂ。

６４ＫｂとｄＲＡＭが大規模化されるに伴ない、絶縁膜
としてのＳｉＯ３膜の典型的な厚さＴ１は、１０１００
ｎ　７５ｎｍ、５０ｎｍと小さくなってきた。このよう
な状境を解決する為に、溝型容量を用いた半導体メモリ
セルが考えられている。

（例えば、特開昭５１−１３０１７８号や、特開昭５２
−１５４３９０号公報参照）。

［発明が解決しようとする課題］ さらに最近、パッケージなどに含まれる重金属（Ｕ、Ｔ
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。

従ってａ縁膜をさらに加速して薄くすることが実行され
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。５ｉｎ２膜のｓｍ耐圧電界は、最大１０７Ｖ／ｃ
ｍであり、従って１０ｎｍの５ｉ０２膜は１０■印加に
よってほとんど永久破壊を起すか、あるいは劣化する。

また永久破壊を起さないまでも最大電界付近で使用する
ことは、長期信頼上大きな問題である６ 本発明の目的はこれらのメモリセルの微小化に伴なうα
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。

［課題を解決する為の手段］ 本発明のは、Ｓｉ基板に堀り込んだ溝の側壁部をプレー
トとし、この溝に絶縁膜でへだてて埋め込んだ電極をキ
ャパシタ電極の主部として情報を蓄積する為に用いるこ
とにより平面面積を増大することなく電極面積を増大し
、かつα線等に対する強度を増加することにある。

［作用］ これにより、絶縁膜を薄くしてその絶縁膜の破壊、劣化
の恐れを増大させることなしに所望のキャパシタ容量を
得ることができる。更に基板側をプレートとして用いる
為、α線に対する強度が飛躍的に向上する。

［実施例］ 第１図は１トランジスタ型ｄＲＡＭメモリセルの構成図
を示すものであり、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接続されており、ゲートはワー
ド線４に接続されている。

このメモリセルは、キャパシタ１に貯えた信号電荷をス
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある。

第２図には信号を差動で増幅するセンスアンプ５に対し
、両側にビット線３−１と３−２を配列するいわゆるパ
開放ビット線″構成を示す。これは１本のワード線４−
１に対して一方のビット線３−１のみが電気的に交叉し
ているものであり、ビット線３−１と３−２の信号の差
をセンスアンプ５で検出するものである。

第３図は他方のパ折り返しビット線″′構成を示すもの
であり、センスアンプ５に接続されている二本のビット
、１３−１．３−２が平行に配列されており、−本のワ
ード線４−１が二本のビット線３−１．３−２と交叉し
ている。

後述する本発明の実施例は主に折り返しビット線構成の
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。

第２図と第３図に示すようにビット線３−２の寄生容量
６の値をＣ９とじ、メモリセルのキャパシタ１−２の値
を０５とすれば、このメモリアレーの主要な性能指標の
一つがＣｓ／ＣＤとなる。

このメモリアレーのＳ／Ｎ比はＣｓ　／　Ｃｎと一対一
対応しており、メモリセルのキャパシタの値を大きくす
ると同時に、ビット線３の寄生容量　ＣＤの値を小さく
することも同様にＳ／Ｎ比を向上することになる。

第４図に折り返しビット線方式のメモリセルの平面の１
例を示す。通常１１００ｎ以上の厚いフィールド酸化膜
に囲まれた活性領域７の一部がキャパシタを形成するた
め、プレート８で覆われている。スイッチトランジスタ
を形成する部分と、Ｓｉ基板上のドレインへビット線電
極接続を行うコンタクト孔９の部分はプレート・８が選
択的に除去されており、この部分にワード線４−１．４
−２が被着されて、スイッチトランジスタ２を形成して
いる。理解を助けるため第５図には、第４図のＡＡ’断
面図を示す。

以後説明の便のためトランジスタはｎチャネル型を用い
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。

第５図に示した従来のメモリセルは、ｐ型、１０Ω−ｃ
ｍ程度のＳｉ基板１０上に、通常は１００〜１０００　
ｎ　ｍ厚程度のフィールドＳ　ｉ　Ｏ２膜１１をＳｉ３
Ｎ４を熱酸化マスクとして用いるいわゆるＬＯＣＯ８法
によって選択的に被着する。

この後リンやＡｓ添加した多結晶ＳＬ（以下ｐｏｌｙｓ
ｉと略す）に代表されるプレート８を選択的に被着し、
このｐｏｌｙｓｉのプレート８を酸化して、第１層間酸
化膜１３を形成する。しかる後に、ｐｏｌｙｓｉやＭＯ
シリサイド、あるいはりフラクトリー金属（Ｍ　ｏやＷ
等）に代表されるワード線４を被着し、リンやＡｓをイ
オン打込みすると、プレート８とワード線４の被着され
ていない活性領域にｎ４″の拡散層１５が形成されて、
スイッチトランジスタ２のソースとドレインとなる。こ
の後リンを含んだいわゆるＣＶＤ法によるＰ　Ｓ　Ｇ　
（Ｐｈｏｓｏｈｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）を
２００〜１１０００ｎ厚に被着して第２層間絶縁膜１４
を形成しＡｆｉ電極で代表されるビット線３の拡散層１
５への接続を行う部分にコンタクト孔９を形成してビッ
ト線３を選択的に被着する。

このメモリセルにおいては、記憶容量となるキ□ヤパシ
タ１の像域１６は第４図の斜線で示される部分であり、
メモリセル自体が小さくなればまた領域１６も小さくな
り、ゲート酸化膜１２を薄くしない限り、前述したよう
にキャパシタ容量ＣＳが小さくなりメモリ動作上大きな
障害となる。

上記説明では、便宜上、プレート８とワード線４（すな
わちスイッチトランジスタ２のゲート）下の絶縁膜は同
じＳｉＯ２膜１２としたが、メモリセルのキャパシタの
値ＣＳを大きくすることを主目的とし、プレート８下の
絶縁膜は、ＳｉＯ２とＳｉ３Ｎ４のどちらか一方あるい
は両方を用いて１層〜３層構造の絶縁膜が用いられるこ
ともある。

本発明は従来の上記構造の欠点を補ない、平面面積を拡
大することなくＣＳを増大することを目的としている。

以下実施例を用いて本発明の詳細な説明する。

まず第６図に本発明の１つの実施例の平面図を示す。第
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀り込んだ溝１７の側壁部にＳｉ基板と同
導型の低い抵抗層を設け、これをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。

以下本発明にかかる半導体メモリの製造工程を詳細に記
す。まず第８図に示すように、ｐ型、１〜２０Ω−ＣＩ
のＳｉ基板１０に前述のＬＯＣＯ８法でフィールド酸化
膜１１を形成した後ＦやＣＱを含むガス例えばＳＦ８や
ＣＣＱ４等を主成分とした平行平板型プラズマエツチン
グで所定の大きさの溝１７を形成する。通常は１〜５μ
ｍ深さのエツチング溝を形成するので１通常のホトレジ
スタで一旦ＣＶＤＳｉＯ２膜に溝のパターンを転写し、
このＣＶＤ５ｉＯ□膜をマスクとして溝１７を形成する
。この後よく知られた拡散法等によってＳｉ基板と同導
電型の導電率１Ω−ｃＩＩ以下のｐ＋層８を溝の側壁と
下部に形成しプレート８とする。その後第９図に示すよ
うに、５ｉ０２やＳｉ３Ｎ４の単層あるいはそれらの複
合膜、あるいはＴａ２０６等で代表されるキャパシタ絶
縁膜１８を被着する。

このキャパシタ絶縁膜１８の所定の部分にＳｉ基板１０
に達するキャパシタ電極接続孔２０を形成し、この接続
孔２０を介して、ｐｏｌｙｓｉのキャパシタ電極１９を
Ｓｉ基板１０に接続されるように所定の部分に被着する
。ｐ　ｏ　ｌ　ｙ　　Ｓｉｌ　９の厚さが溝１７の内壁
間隔の１／２以上であれば第９図に示すごとく溝１７は
ほぼｐｏｌｙ　　５ｉＬ９は導電性を持たせるため、Ｐ
やＡｓを添加するので結果としてＳｉ基板１０中にｎ＋
の拡散層１５が形成される。

その後第１０図に示すように、ｐｏｌｙｓｉ１９を８０
０〜１１００℃の乾燥あるいは湿式酸化法で酸化し、１
００〜２００ｎｍの第１層間絶縁膜１３を形成し、スイ
ッチトランジスタ２を形成すべき部分に１０〜５０ｎｍ
厚のゲート酸化膜１２を形成しさらにその上にｐｏｌｙ
ｓｉや、Ｍｏシリサイド、あるいはＭｏ、Ｗ等のゲート
（ワード線４）を被着する。その後イオン打込み法でＡ
ｓ等を打込み、ｎ＋拡散層１５を形成する。

さらにＣＶＤＰＳＧで代表される第２層間絶縁膜１４を
被着してｎ“拡散層１５へのコンタクト孔９を形成し、
ＡＱに代表されるビット線３を被着する。

このようにすることによって、キャパシタ１は、キャパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極１９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｐ型不純物濃度を高めておく必要がある。一方
。

プレート８をｎ型にした本発明の他の実施例の場合には
キャパシタ電極１９が正電位となったとしても、プレー
ト８表面は蓄積態であるから問題はない。プレート８を
ｎ型とした場合には、第６図の溝１７に示すように、溝
１７の周辺にｎ＋層が離間して設けられているので、こ
れらを接続する必要があり、第１１図に示すようにＳｉ
基板ｎ型を用い、この表面上にｐ型のエピタキシャル層
を形成すれば離間したプレート８はすべてｎ型のＳｉ基
板１ｏに接続される。このＳｉ基板は接地電位にしうる
ので雑音電圧の影響も小さい。製造法は第８図〜第１０
図で説明した前実施例のＳｉ基板のかわりに、エピタキ
シャル層２１を積層したＳｉ基板１０を用いればよい。

第１２図に本発明の他の実施例を示す。前述の実施例の
キャパシタ電極１９はプレート８との間でキャパシタ１
を形成しているが、本例は、第１層間絶縁膜１３を介し
て第２プレート２２を被着し、この間でもキャパシタを
形成している点に特徴がある。この場合プレート８との
間のキャパシタに本キャパシタが加わるのでより大容量
のキャパシタを得ることができる。また接地電位にしう
る第２プレート１３はキャパシタ電極１９のシールドと
もなり、雑音に強い。

以上の本発明の実施例はスイッチトランジスタ２をＳｉ
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。

すでに上記実施例で説明したようにキャパシタ絶縁膜１
８を被着した後にＳＬの単結晶膜を形成し、後の工程で
キャパシタ電極１９と拡散層部１５になる部分を含むＳ
ＯＩ　（旦１１ｉｃｏｎ　Ｏｎｌ　ｇｕｌａｔｏｒの略
）構造を形成する。これは全面あるいは一部の面に多結
晶あるいは無゛と形（ａｍｏｒｐｈｏｕｓ）のＳｉ膜を
被着しておき、全面あるいは一部の面をレーザー光や熱
ヒーターで加熱し、−度溶解するかあるいは固相のまま
で絶縁膜上に単結晶層２３を成長させるものがある。（
第１３図には示していないが、ＳＯＩ構造のＳｉ膜の一
部をＳｉ基板１０に接触しておくと、単結晶化が容易に
行えるので利点が大きい。） その後ＳＯＩ部２部上３上−ト酸化膜１２さらにはゲー
ト４を被着し、ｎ＋層を形成して一方はキャパシタ電１
９とし、他方はビット線３に接続される拡散層１５とす
る。その後の工程は前実施例と同様である。本実施例は
、スイッチトランジスタ２がＳｉ基板１１上にないので
、基板１１は任意の導電型をとりうる。すなわちｎ型に
すれば特にプレート８を設けなくてもＳｉ基板１０その
ものがプレートとなる。

一般に本ダイナミックメモリはメモリセルの周辺に程々
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。

また第１３図の実施例には第２プレートを用いていない
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。

以上本発明の詳細な説明では第６図に示したごとく溝１
７の平面パターンは単純な長方形の場合を用いたが、キ
ャパシタ電極１９のプレート８に対向する面は大きけれ
ば大きい程キャパシタ容量は増大するので、第１４図（
ａ）〜（ｃ）に示すように、（ａ）＜ｎ型に溝１７が入
りくんでいる場合、（ｃ）リング状に溝１７が形成され
ている場合は単純な長方孔よりは同平面面積でぃづれも
キャパシタ容量を増大しうる。

以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通している。

上記実施例では、本発明を、ワード線４がメモリセルア
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２のｐｏｌｙｓｉのトラ
ンスファーゲート４をメモリセル間で連続して形成する
ことなく離間して形成し、新たなコンタクト孔を介して
ＡＱのワード線４で接続することもできる。こうすると
従来から多くの実績のある多結晶Ｓｉゲートの信頼性と
。

ＡＱの抵抗の低いことから、高速のメモリのスイッチン
グ時間をうろことができる。

上記のように１本発明の趣旨は、基板に堀り込んだ溝の
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶５ｉ−８ｉ３Ｎ４膜−多結晶Ｓｉ
で構成されるすなわち第え にプレート２２等の積層コンデンサーを基板表面上に形
成して、これを側壁部のキャパシタと並列に接続してさ
らにＣｓを大としても１本発明の趣旨は損われることは
ない。

またスイッチトランジスタは、ＳＯＩ層中でＳｉ基板と
平行に形成されているが、第１５図に示すように５ｏＩ
Ｊ１２３に縦方向に、トランジスタチャネル部２４を形
成することもできる。本縦型チャネルトランジスタは、
ＳＯＩを用いるすべてのメモリセルに適用しうる。

また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
ｏＳトランジスタを用いた説明したが、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡｓはＢやＡＱに、Ｂは
リン、Ａｓ、Ｓｂなどに置換すればよい。

［発明の効果］ 以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃｓで２
〜３倍、ＳＯＩ層中に形成したものは数倍のＣ８増加が
可能である。実際に１求 は、溝の形状の完全に底平面で構成されるわけではなく
、多少丸みを帯び、また微細部でのリングラフィの解像
力低下のため設計形状が正方形であったとしても、円形
になる場合があるが、この場合でもＣ５の減少は１０〜
２０％にとどまる。

α線によるダイナミックメモリの誤動作は、Ｃｓが１０
％増加しても１桁以上改善される場合が多いので、ＣＳ
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばかりでなく、さらに大規模のメモリ実現を可能とす
る。

また本発明は構成上、α線によってＳｉ基板内に発生す
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特にＳＯＩを用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。

【図面の簡単な説明】

第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第１５図はそれぞれ本発明の実施例を示す図である
。 符号の説明 １・・・キャパシタ ２・・・スイッチトランジスタ ３・・・ビット線 ４・・・ワード線 ５・・・センスアンプ ６・・・寄生容量 ７・・・活性領域 ８・・・プレート ９・・・コンタクト孔 １０・・・ＳＬ基板 １１・・・フィールド酸化膜 １２・・・ゲート酸化膜 １３・・・第１層間絶縁膜 １４・・・第２層間絶縁膜 １５・・・拡散層 １６・・・キャパシタ領域 １７・・・溝 １８・・・キャパシタ絶縁膜 １９・・・キャパシタ電極 ２０・・・キャパシタ電極接続孔 ２１・・・エピタキシャル層 ２２・・・第２プレート ２３・・・ＳＯＩ部 ２４・・・トランジスタチャネル部 第７目 第２詞 第７目 第♂８ 、　第７７目 第７２呂 第７３目 ／ｙ 第７タ図

Claims (1)

【特許請求の範囲】
1. 情報蓄積部がある容量と絶縁ゲート形電界効果トランジ
   スタを含んでなり、上記容量は、半導体基板に形成され
   た溝の側壁および底部からなるプレートの主部と、上記
   側壁および底部上に絶縁膜を介して形成され上記電界効
   果トランジスタのソースもしくはドレインと電気的に接
   続されたキャパシタ電極の主部を有することを特徴とす
   る半導体メモリ。