CN105609505B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置以及半导体装置的制造方法。消除栅极部件的成膜时的外伸形状，抑制成为阻碍栅极上表面的金属化合物层的形成的原因的突起状的结构物的产生。在半导体基板上隔着栅极绝缘膜形成第一栅极部件。在第一栅极部件上形成隔离物。使隔离物的表面平坦化。将隔离物作为掩模对第一栅极部件进行局部蚀刻形成第一栅极。以覆盖第一栅极以及表面被平坦化的隔离物的方式形成第二栅极部件。在第二栅极部件的表面形成第一绝缘膜。通过蚀刻除去第一绝缘膜并使第二栅极部件后退形成第二栅极。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
作为能够电写入以及消除的读取专用存储器(EEPROM:Electrically ErasableProgrammable Read-Only Memory：电可擦可编程只读存储器)，已知有分裂栅型的半导体存储器。
例如，专利文献1记载了包括以下的工序的分裂栅型的半导体存储器的制造方法。以开口的氮化硅膜为掩模对多晶硅膜进行蚀刻后形成成为浮栅的锥状部的第一工序。在氮化硅膜的开口部的多晶硅膜上形成第一热氧化膜的第二工序。在氮化硅膜的开口部的侧壁形成覆盖多晶硅膜的锥状部的第一NSG膜的隔离物的第三工序。对第一NSG膜的隔离物实施热处理使其成为致密的膜的第四工序。在第一NSG膜的隔离物的内侧形成第二NSG膜的隔离物的第五工序。以填埋氮化硅膜的开口部的方式形成多晶硅芯棒之后，在多晶硅芯棒上形成第二热氧化膜的第六工序。仅除去氮化硅膜的第七工序。将第一NSG膜的隔离物、第二NSG膜的隔离物以及第二热氧化膜作为掩模对多晶硅膜进行蚀刻的第八工序。除去第一NSG膜的隔离物的第九工序。
另一方面，在专利文献2记载了包括以下的工序的分裂栅型的存储单元的制造方法。在半导体基板上隔着绝缘膜形成浮栅的工序。在半导体基板的表面经由上述绝缘膜形成与浮栅部分地重叠的源极区域的工序。在浮栅上形成隧道绝缘膜的工序。在浮栅上以及与浮栅邻接的半导体基板上经由隧道绝缘膜形成控制栅的工序。将控制栅作为掩模，在半导体基板中注入杂质离子形成低浓度的漏极区域的工序。在控制栅的侧壁形成第一隔离物膜的工序。将第一隔离物膜以及控制栅作为掩模，在半导体基板中注入杂质离子形成高浓度的漏极区域的工序。
专利文献1：日本特开2004－200181号公报
专利文献2：日本特开2006－179736号公报
分裂栅型的半导体存储器为了针对浮栅自对准地形成作为字线发挥作用的控制栅而使用由绝缘体构成的隔离物。隔离物层叠在浮栅上，也使用于浮栅的图案化。控制栅通过在浮栅的图案化后，以覆盖浮栅以及隔离物的方式形成多晶硅等的栅极部件，并对其进行蚀刻来形成。
在以往的制造方法中，栅极部件的成膜时的形状受到隔离物的形状的影响而成为外伸形状(参照图9B)。有在具有外伸形状的栅极部件的表面为了形成周边电路而设有绝缘膜的情况，该绝缘膜沿栅极部件的外伸形状形成。在栅极部件的蚀刻处理中，与栅极部件一起同时进行绝缘膜的蚀刻。然而，存在由于栅极部件的外伸形状而绝缘膜的蚀刻晚于栅极部件的蚀刻，在蚀刻处理的完成时刻绝缘膜呈突起状残存，而在控制栅的端部产生突起部的情况(参照图10B)。其后，即使想要为了减小控制栅的电阻，而通过自对准硅化物工序在控制栅的上表面形成硅化物层等金属化合物层，由于在控制栅生成上述的突起状的结构物也阻碍金属化合物层的形成，难以控制栅的低电阻化。
发明内容
本发明是鉴于上述的点而完成的，目的在于消除栅极部件的成膜时的外伸形状，抑制成为阻碍栅极上表面的金属化合物层的形成的原因的突起状的结构物的产生。
本发明所涉及的半导体装置的制造方法包括：在半导体基板上隔着栅极绝缘膜形成第一栅极部件的工序；在上述第一栅极部件上形成隔离物的工序；使上述隔离物的表面平坦化的工序；将上述隔离物作为掩模对上述第一栅极部件进行局部蚀刻形成第一栅极的工序；以覆盖上述第一栅极以及表面被平坦化的上述隔离物的方式形成第二栅极部件的工序；在上述第二栅极部件的表面形成第一绝缘膜的工序；以及通过蚀刻除去上述第一绝缘膜并使上述第二栅极部件后退形成第二栅极的工序。
本发明所涉及的半导体装置包括：半导体基板；第一栅极，其隔着栅极绝缘膜设置在上述半导体基板上；隔离物，其设置在上述第一栅极上并且表面被平坦化；第二栅极，其在上述半导体基板上与上述第一栅极以及上述隔离物邻接地设置；源极和漏极，它们设置在夹着上述第一栅极以及上述第二栅极的位置；源极布线，其与上述源极电连接；以及金属化合物层，其分别设置在上述第二栅极的上表面、上述源极布线的上表面以及上述漏极的上表面。
根据本发明，能够消除栅极部件的成膜时的外伸形状，能够抑制成为阻碍栅极上表面的金属化合物层的形成的原因的突起状的结构物的产生。
附图说明
图1A是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图1B是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图1C是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图1D是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图2A是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图2B是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图2C是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图2D是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图3A是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图3B是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图3C是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图3D是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图4A是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图4B是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图4C是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图5A是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图5B是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图5C是表示本发明的实施方式所涉及的半导体装置的制造方法的剖视图。
图6A是表示比较例所涉及的半导体装置的制造方法的剖视图。
图6B是表示比较例所涉及的半导体装置的制造方法的剖视图。
图6C是表示比较例所涉及的半导体装置的制造方法的剖视图。
图7A是表示比较例所涉及的半导体装置的制造方法的剖视图。
图7B是表示比较例所涉及的半导体装置的制造方法的剖视图。
图7C是表示比较例所涉及的半导体装置的制造方法的剖视图。
图8A是表示应用了比较例所涉及的制造方法的情况下的多晶硅膜以及绝缘膜被蚀刻的样子的剖视图。
图8B是表示应用了本发明的实施方式所涉及的制造方法的情况下的多晶硅膜以及绝缘膜被蚀刻的样子的剖视图。
图8C是表示多晶硅膜的台阶部的形状成为锥状的情况下的多晶硅膜以及绝缘膜被蚀刻的样子的剖视图。
图9A是表示应用了本发明的实施方式所涉及的制造方法的情况下的多晶硅膜的敷层形状的SEM像。
图9B是表示应用了比较例所涉及的制造方法的情况下的多晶硅膜的敷层形状的SEM像。
图10A是表示应用了本发明的实施方式所涉及的制造方法的情况下的控制栅的形状的SEM像。
图10B是表示应用了比较例所涉及的制造方法的情况下的控制栅的形状的SEM像。
附图标记的说明：10…半导体基板，11…栅极绝缘膜，12…多晶硅膜，13…氮化硅膜，15…隔离物，17…源极，18…源极布线，21…多晶硅膜，22…绝缘膜，24a、24b…漏极，30…浮栅，31…控制栅，40、41、42…硅化物层，100…半导体存储器。
具体实施方式
以下，参照附图对本发明的实施方式的一个例子进行说明。此外，在各附图中，在相同或者对应的构成要素以及部分附加有相同的参照符号。另外，在以下的说明中，对将本发明应用于分裂栅型的半导体存储器的情况进行说明。图1A～图1D、图2A～图2D、图3A～图3D、图4A～图4C、图5A～图5C是表示作为本发明的实施方式所涉及的半导体装置的半导体存储器的制造方法的剖视图。
首先，例如通过热氧化法在p型的硅基板10的表面形成由二氧化硅(SiO2)等绝缘体构成的厚度大约为8nm左右的栅极绝缘膜11。硅基板10是本发明中的半导体基板的一个例子。接下来，例如通过CVD(chemical vapor deposition：化学气相沉积)法在栅极绝缘膜11的表面形成厚度大约为80nm左右的多晶硅膜12。多晶硅膜12构成存储单元的浮栅。多晶硅膜12是本发明中的第一栅极部件的一个例子。接下来，例如通过CVD法在多晶硅膜12的表面形成厚度大约为300nm左右的氮化硅膜(SiN膜)13。接下来，使用光刻技术，在氮化硅膜13的、与浮栅以及源极的形成位置对应的部分形成开口部13a，使多晶硅膜12在开口部13a露出(图1A)。
接下来，将氮化硅膜13作为掩模对多晶硅膜12的表面蚀刻大约20nm左右，在多晶硅膜12的表面形成凹部12a(图1B)。
接下来，例如通过CVD法以填埋氮化硅膜13的开口部13a的方式形成NSG膜(None-doped Silicate Glass：不含磷和硼等不纯物质的二氧化硅膜)。接着，进行通过各向异性干式蚀刻使该NSG膜后退的蚀刻处理从而形成隔离物15。隔离物15以与氮化硅膜13的开口部13a的侧面以及多晶硅膜12的上表面接触并且使多晶硅膜12在凹部12a的中央部露出的方式形成。换句话说，隔离物15以在开口部13a具有以相互对置的方式分离地配置的一对隔离片的方式形成(图1C)。此外，NSG膜是本发明中的隔离部件的一个例子，隔离物15是本发明中的隔离物的一个例子。
接下来，通过将隔离物15作为掩模使用的干式蚀刻来对多晶硅膜12以及栅极绝缘膜11进行蚀刻使硅基板10露出。即，通过该蚀刻处理进行多晶硅膜12的图案化(图1D)。
接下来，例如通过CVD法以覆盖氮化硅膜13、隔离物15、多晶硅膜12、栅极绝缘膜11以及硅基板10的露出部分的方式形成NSG膜，之后通过对不需要部分进行蚀刻来形成隔离物16。隔离物16被形成为使硅基板10露出并覆盖隔离物15、多晶硅膜12以及栅极绝缘膜11的侧面(图2A)。
接下来，例如通过离子注入法在隔离物15、16的开口部16a中露出的硅基板10的表面形成n型的源极17。在该离子注入处理中，使用隔离物15、16作为掩模，向硅基板10注入磷等五价元素(图2B)。源极17是本发明中的源极的一个例子。
接下来，例如通过CVD法以填埋隔离物15、16的开口部16a的方式形成多晶硅膜。接着，进行通过蚀刻使该多晶硅膜后退的蚀刻处理从而形成源极布线18。进行蚀刻处理，以使得源极布线18的高度位置比氮化硅膜13的上表面以及隔离物15、16的顶部的高度位置低。源极布线18与源极17电连接并且通过隔离物16而与多晶硅膜12绝缘(图2C)。源极布线18是本发明中的源极布线的一个例子，构成源极布线18得多晶硅膜是本发明中的布线材料的一个例子。
接下来，例如通过化学机械研磨(CMP:chemical mechanical polishing)使隔离物15的上表面平坦化。在CMP工序中，将硅基板10固定于研磨装置的主轴，使隔离物15以及氮化硅膜13接触粘贴在研磨装置的旋转台的表面的研磨垫，使包含硅石粒子的研磨液(浆料)在研磨面流动来进行研磨。通过化学机械研磨处理而隔离物15的上表面以与硅基板10的主面大致平行的方式被平坦化。在化学机械研磨处理中，氮化硅膜13与隔离物15一起被研磨。即，进行研磨以使得隔离物15的上表面与氮化硅膜13的上表面在同一面内延伸。在本工序中，能够以氮化硅膜13的膜厚管理研磨量(研磨深度)。研磨量(研磨深度)例如也可以是大约30nm左右，该情况下，研磨后的氮化硅膜13的膜厚大约为270nm左右(图2D)。此外，在前面的工序中对构成源极布线18的多晶硅膜实施了蚀刻处理，所以在本CMP工序中不研磨源极布线18。
接下来，例如通过热氧化法在源极布线18的表面形成由二氧化硅(SiO2)等绝缘体构成的厚度大约为10nm左右的保护膜19。接着，例如使用150℃的磷酸(H3PO4)，除去氮化硅膜13。由此，隔离物15的侧面露出(图3A)。
接下来，通过将隔离物15作为掩模使用的干式蚀刻进行多晶硅膜12的图案化。由此，形成将源极布线18夹在中间并相互分离的一对浮栅30。由于在前面的工序中在多晶硅膜12形成了凹部12a，所以在浮栅30的端部形成有尖锐部30a(图3B)。浮栅30是本发明中的第一栅极的一个例子。
接下来，例如通过CVD法以覆盖栅极绝缘膜11、浮栅30、隔离物15以及保护膜19的露出部分的方式形成由二氧化硅(SiO2)等绝缘体构成的厚度大约为10nm左右的隧道绝缘膜20(图3C)。
接下来，例如通过CVD法以覆盖隧道绝缘膜20的表面的方式形成厚度大约为200nm左右的多晶硅膜21。多晶硅膜21通过隧道绝缘膜20而与浮栅30绝缘。多晶硅膜21构成存储单元的控制栅。多晶硅膜21是本发明中的第二栅极部件的一个例子。多晶硅膜21成为与包括埋设置在其内部的浮栅30以及隔离物15的结构物的形状对应的敷层形状。根据本实施方式所涉及的制造方法，由于在前面的工序中隔离物15的上表面被平坦化，上述结构物的剖面形状大致为长方形，所以多晶硅膜21的台阶部21a大致垂直(图3D)。图9A是表示应用了本发明的实施方式所涉及的制造方法的情况下的、多晶硅膜的敷层形状的SEM(ScanningElectron Microscope：扫描电子显微镜)像。
接下来，例如通过CVD法以覆盖多晶硅膜21的方式形成由二氧化硅(SiO2)等绝缘体构成的厚度大约为8nm左右的绝缘膜22。接着，例如通过CVD法以覆盖绝缘膜22的方式形成厚度大约为100nm左右的多晶硅膜23(图4A)。绝缘膜22构成晶体管(未图示)的栅极绝缘膜，该晶体管构成在硅基板10上与存储单元一起形成的周边电路。绝缘膜22是本发明中的第一绝缘膜的一个例子。多晶硅膜23构成晶体管的栅极，该晶体管构成周边电路。其后，通过蚀刻进行多晶硅膜23的图案化。此时，除去形成在多晶硅膜21上的多晶硅膜23。
接下来，例如通过各向异性干式蚀刻除去绝缘膜22并通过使多晶硅膜21后退的蚀刻处理进行多晶硅膜21的图案化。由此形成控制栅(字线)31(图4B)。图10A是表示应用了本发明的实施方式所涉及的制造方法的情况下的控制栅的形状得SEM像。控制栅31是本发明中的第二栅极的一个例子。
接下来，例如通过离子注入法在硅基板10的表面形成低浓度的n型的漏极24a。在该离子注入工序中，使用控制栅31作为掩模，并向硅基板10注入磷等五价元素。离子注入量例如为1×1013/cm2(图4C)。
接下来，例如通过CVD法以覆盖存储单元整体的方式形成绝缘膜25(图5A)。绝缘膜25构成控制栅31的侧壁。绝缘膜25例如也可以由层叠了厚度10nm左右的NSG膜和厚度90nm左右的SiN膜的层叠膜构成。另外，绝缘膜25也可以是由单一的材料构成的单层膜。绝缘膜25是本发明中的第二绝缘膜的一个例子。
接下来，例如通过利用各向异性干式蚀刻使绝缘膜25后退的蚀刻处理来形成侧壁32。侧壁32以与控制栅31的侧面接触并且覆盖低浓度的漏极24a的端部的方式形成。接下来，例如通过离子注入法，在低浓度的漏极24a内形成高浓度的n型的漏极24b。在该离子注入工序中，使用控制栅31以及侧壁32作为掩模，向漏极24a的表面注入磷等五价元素。离子注入量例如为1×1015/cm2(图5B)。漏极24a、24b是本发明中的漏极的一个例子。
接下来，除去覆盖源极布线18的上表面得保护膜19之后，例如通过溅射法，以覆盖存储单元整体的方式形成厚度大约为10nm左右的钴膜。接下来，实施大约550℃左右的RTA(Rapid Thermal Anneal：快速热退火)处理。通过该热处理，钴与硅反应，在控制栅31、源极布线18、以及漏极24b的表面分别形成硅化物层40、41以及42。其后，通过使用了硫酸和过氧化氢混合物、氨和过氧化氢混合物等的清洗，除去堆积在隔离物15以及侧壁32上的未反应的钴(图5C)。这样，将自对准地形成的硅化物层称为自对准硅化物。通过形成硅化物层40、41以及42，能够减小控制栅31、源极布线18以及漏极24b的电阻。硅化物层40、41以及42是本发明中的金属化合物层的一个例子。也可以代替钴而使用钼、钨、钛、镍等。
经由以上的各工序完成作为本发明的实施方式所涉及的半导体装置的半导体存储器100。即，半导体存储器100包括硅基板10、在硅基板10上经由栅极绝缘膜11设置的浮栅30、以及设置在浮栅30上并且表面被平坦化的隔离物15。半导体存储器100还包括在硅基板10上与浮栅30以及隔离物15邻接地设置的控制栅31、在夹着浮栅30以及控制栅31的位置设置的源极17以及漏极24a、24b、以及与源极17电连接的源极布线18。半导体存储器100还包括分别设置在控制栅31的上表面、源极布线18的上表面以及漏极24b的上表面的硅化物层40、41、42。
半导体存储器100具有以源极17为中心对称地配置了两个存储单元的结构。在存储单元例如写入数据“0”的情况下，使硅基板10的电压为0V，并分别对控制栅(字线)31、和源极布线18施加规定的电压。由此，在控制栅31以及浮栅30的正下的沟道区域流通电流，热电子经由栅极绝缘膜11注入到浮栅30。该热电子保持在浮栅30内。由于向浮栅30的热电子注入而存储单元的门限电压变高。另一方面，在存储单元写入数据“1”的情况下，不进行向浮栅30的热电子注入。因此，在存储单元进行了数据“1”的写入的情况下的存储单元的门限电压比进行了数据“0”的写入的情况小。
另一方面，在消除写入到存储单元的数据“0”的情况下，使漏极24a、24b以及源极布线18的电压为0V，并对控制栅31施加规定的电压。由此，在隧道绝缘膜20流通隧穿效应振荡电流(Fowler-Nordheim Tunneling Current)，在浮栅30积蓄的电子被控制栅31抽出。由于在浮栅30的端部形成有尖锐部30a，所以在该部分产生电场集中，能够以比较低的电压进行数据消除。此外，数据“0”和数据“1”的分配也可以与上述的情况相反。
以下，对作为比较例所涉及的半导体装置的半导体存储器的制造方法进行说明。图6A～图6C以及图7A～图7C是表示比较例所涉及的半导体装置的制造方法的剖视图。比较例所涉及的制造方法在省略了隔离物15的平坦处理(参照图2D)这一点与上述的本发明的实施方式所涉及的制造方法不同。对于其他的工序，与上述的本发明的实施方式所涉及的制造方法相同，所以适当地省略重复的说明。
图6A与图3D对应。如图6A所示，以覆盖隧道绝缘膜20的表面的方式形成构成控制栅的多晶硅膜21。多晶硅膜21成为与包括埋设置在其内部的浮栅30以及隔离物15的结构物的形状对应的敷层形状。根据比较例所涉及的制造方法，不实施隔离物15的平坦处理，而隔离物15直接维持蚀刻处理后的形状，所以多晶硅膜21的台阶部21a成为外伸形状。图9B是表示应用了本比较例所涉及的制造方法的情况下的、多晶硅膜21的敷层形状得SEM(ScanningElectron Microscope：扫描电子显微镜)像。
图6B与图4A对应。如图6B所示，以覆盖具有外伸形状的多晶硅膜21的方式形成由二氧化硅(SiO2)等绝缘体构成的绝缘膜22。绝缘膜22沿多晶硅膜21的外伸形状形成。绝缘膜22构成晶体管(未图示)的栅极氧化膜，该晶体管构成与存储单元一起形成在硅基板10上的周边电路。接着，以覆盖绝缘膜22的方式形成多晶硅膜23。多晶硅膜23构成晶体管的栅极，该晶体管构成周边电路。接着，对多晶硅膜23蚀刻进行图案化。此时，除去形成在多晶硅膜21上的多晶硅膜23。
图6C与图4B对应。如图6C所示，通过各向异性干式蚀刻除去绝缘膜22并通过使多晶硅膜21后退的蚀刻处理进行多晶硅膜21的图案化，由此形成控制栅(字线)31。在蚀刻处理中，同时进行绝缘膜22与多晶硅膜21的蚀刻，但起因于多晶硅膜21的外伸形状而绝缘膜22的蚀刻的进行比多晶硅膜21的蚀刻的进行晚，而在蚀刻处理的完成时刻绝缘膜22呈突起状残存，由此在控制栅31的端部产生突起部31a。后述突起部31a的产生的机制的详细。图10B是表示应用了本比较例所涉及的制造方法的情况下的控制栅31的形状得SEM像。
图7A与图5A对应。如图7A所示，控制栅31在具有突起部31a的状态下被构成侧壁的绝缘膜25覆盖。
图7B与图5B对应。如图7B所示，通过使绝缘膜25后退的蚀刻处理形成侧壁32。由于在控制栅31产生的突起部31a，不能够完全地除去覆盖控制栅31的上表面的绝缘膜25，而在控制栅31的上表面留有绝缘膜25的残渣25a。
图7C与图5C对应。如图7C所示，通过自对准硅化物工序分别在控制栅31、源极布线18、以及漏极24b的表面形成硅化物层40、41以及42。然而，由于在控制栅31的上表面残存有残渣25a，所以形成在控制栅31的上表面的硅化物层40的面积与本发明的实施方式所涉及的制造方法相比较显著减小。由此，难以充分地减小控制栅31的电阻。
如以上，根据比较例所涉及的制造方法，存在由于构成控制栅31的多晶硅膜21的成膜时的敷层形状成为外伸形状而在控制栅31产生突起部31a，阻碍控制栅31的上表面的硅化物层40的形成的情况。
图8A是表示在上述的比较例所涉及的制造方法中，通过构成控制栅31的多晶硅膜21的蚀刻处理对多晶硅膜21以及绝缘膜22进行蚀刻的样子的剖视图。
根据比较例所涉及的制造方法，如图8A所示，多晶硅膜21的台阶部21a成为外伸形状。覆盖多晶硅膜21的表面的绝缘膜22沿多晶硅膜21的外伸形状形成。多晶硅膜21的蚀刻处理通过各向异性干式蚀刻进行，若除去覆盖多晶硅膜21的上表面的绝缘膜22而多晶硅膜21的上表面露出，则同时蚀刻多晶硅膜21、和绝缘膜22的覆盖多晶硅膜21的侧面的部分。然而，多晶硅膜21随着时间经过而沿厚度方向后退，与此相对，绝缘膜22沿外伸形状后退。即，绝缘膜22的蚀刻距离比多晶硅膜21的蚀刻距离长。因此，绝缘膜22的蚀刻的进行比多晶硅膜21的蚀刻的进行晚，绝缘膜22的蚀刻对象部分的高度位置与多晶硅膜21的蚀刻对象部分的高度位置相比一直存在于较高的位置。其结果，在多晶硅膜21的蚀刻处理的完成时刻绝缘膜22呈突起状残存，由此在控制栅31的端部生成突起部31a(参照图6C、图10B)。
图8B是表示在本发明的实施方式所涉及的制造方法中，通过构成控制栅31的多晶硅膜21的蚀刻处理对多晶硅膜21以及绝缘膜22进行蚀刻的样子的剖视图。根据本发明的实施方式所涉及的制造方法，在形成多晶硅膜21之前进行隔离物15的平坦处理(图2D)。由此如图8B所示，多晶硅膜21的台阶部21a大致成为垂直形状。覆盖多晶硅膜21的表面的绝缘膜22沿多晶硅膜21的台阶部21a中的垂直形状形成。多晶硅膜21的蚀刻处理通过各向异性干式蚀刻进行，若除去覆盖多晶硅膜21的上表面的绝缘膜22而多晶硅膜21的上表面露出，则同时蚀刻多晶硅膜21、和绝缘膜22的覆盖多晶硅膜21的侧面的部分。根据本发明的实施方式所涉及的制造方法，绝缘膜22的蚀刻距离与多晶硅膜21的蚀刻距离大致相等，所以蚀刻以绝缘膜22的蚀刻对象部分的高度位置与多晶硅膜21的蚀刻对象部分的高度位置大致一致的状态进行。因此，抑制绝缘膜22在多晶硅膜21的蚀刻处理的完成时刻残存，抑制在控制栅31的端部产生突起部(参照图4B、图10A)。通过抑制控制栅31上的突起状的结构物的产生，能够遍及控制栅31的上表面的整个区域形成硅化物层40，能够充分地减小控制栅31的电阻。
图8C是表示在多晶硅膜21的台阶部21a的形状成为锥状的情况下，通过多晶硅膜21的蚀刻处理对多晶硅膜21以及绝缘膜22进行蚀刻的样子的剖视图。在多晶硅膜21的敷层形状成为锥状的情况下，能够避免绝缘膜22呈突起状残存。然而，在蚀刻处理的完成时刻，多晶硅膜21的上表面的平坦部分的面积与应用了本发明的实施方式所涉及的制造方法的情况相比变小。其结果，覆盖控制栅的上表面的硅化物层的面积与应用了本发明的实施方式所涉及的制造方法的情况相比变小，而难以充分地减小控制栅31的电阻。
这样，优选构成控制栅31的多晶硅膜21的台阶部21a的形状为接近垂直的形状。根据本发明的实施方式所涉及的制造方法，能够使多晶硅膜21的台阶部21a的形状为大致垂直形状，由此能够抑制成为阻碍控制栅31的上表面的硅化物层的形成的原因的突起状的结构物的形成。
此外，上述的本发明的实施方式所涉及的制造方法仅是一个例子，只要不脱离本发明的主旨，能够进行工序的省略、追加、改变、以及使用的材料的变更等。

Claims (13)

1.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上隔着栅极绝缘膜形成第一栅极部件的工序；
在所述第一栅极部件上形成隔离物的工序；
使所述隔离物的表面平坦化的工序；
将所述隔离物作为掩模对所述第一栅极部件进行局部蚀刻形成第一栅极的工序；
以覆盖所述第一栅极以及表面被平坦化的所述隔离物的方式形成第二栅极部件的工序；
在所述第二栅极部件的表面形成第一绝缘膜的工序；
通过蚀刻除去所述第一绝缘膜并使所述第二栅极部件后退形成第二栅极的工序；
以覆盖所述第二栅极的方式形成第二绝缘膜的工序；
通过蚀刻使所述第二绝缘膜后退形成与所述第二栅极的侧面接触的侧壁的工序，所述侧壁作为用于形成金属化合物层的掩模；以及
在形成所述侧壁后在所述第二栅极的上表面通过离子注入形成所述金属化合物层的工序。
2.根据权利要求1所述的制造方法，其特征在于，
使所述隔离物的表面平坦化的工序包括化学机械研磨处理。
3.根据权利要求1所述的制造方法，其特征在于，
在使所述隔离物的表面平坦化的工序中，进行加工，以使得所述隔离物的表面相对于所述半导体基板的主面平行。
4.根据权利要求2所述的制造方法，其特征在于，
在使所述隔离物的表面平坦化的工序中，进行加工，以使得所述隔离物的表面相对于所述半导体基板的主面平行。
5.根据权利要求1~4中任一项所述的制造方法，其特征在于，
还包括在所述第一栅极部件上形成具有开口部的掩模的工序，
形成所述隔离物的工序包括以填埋所述开口部的方式形成隔离部件的工序和通过蚀刻使所述隔离部件后退的工序。
6.根据权利要求1~4中任一项所述的制造方法，其特征在于，
还包括在所述半导体基板的夹着所述第一栅极以及所述第二栅极的位置形成源极和漏极的工序。
7.根据权利要求5所述的制造方法，其特征在于，
还包括在所述半导体基板的夹着所述第一栅极以及所述第二栅极的位置形成源极和漏极的工序。
8.根据权利要求6所述的制造方法，其特征在于，
所述第一绝缘膜构成与包括所述第一栅极、所述第二栅极、所述源极以及所述漏极的半导体元件不同的半导体元件的栅极绝缘膜。
9.根据权利要求7所述的制造方法，其特征在于，
所述第一绝缘膜构成与包括所述第一栅极、所述第二栅极、所述源极以及所述漏极的半导体元件不同的半导体元件的栅极绝缘膜。
10. 根据权利要求1所述的制造方法，其特征在于，还包括：
在所述半导体基板的夹着所述第一栅极以及所述第二栅极的位置形成源极和漏极的工序；和
形成与所述源极电连接的源极布线的工序，
在所述第二栅极的上表面形成金属化合物层的工序中，在所述源极布线的上表面以及所述漏极的上表面形成金属化合物层。
11.根据权利要求5所述的制造方法，其特征在于，
所述隔离物包括在所述开口部分离地配置的一对隔离片，
所述制造方法还包括：
在所述半导体基板的夹着所述第一栅极以及所述第二栅极的位置形成源极和漏极的工序；
以填埋所述一对隔离片之间的空间的方式形成与所述源极电连接的布线材料的工序；以及
在使所述隔离物的表面平坦化之前，以上表面的高度比所述隔离物的高度低的方式对所述布线材料进行蚀刻形成源极布线的工序。
12.一种半导体装置，其特征在于，包括：
半导体基板；
第一栅极，其隔着栅极绝缘膜设置在所述半导体基板上；
隔离物，其设置在所述第一栅极上并且表面被平坦化；
隧道绝缘膜，其覆盖所述第一栅极以及所述隔离物；
第二栅极，其覆盖所述隧道绝缘膜；
源极和漏极，它们设置在夹着所述第一栅极以及所述第二栅极的位置；
源极布线，其与所述源极电连接；
绝缘性侧壁，与所述第二栅极的侧面接触，所述绝缘性侧壁作为用于形成金属化合物层的掩模；以及
所述金属化合物层，其通过离子注入分别设置在所述第二栅极的上表面、所述源极布线的上表面以及所述漏极的上表面。
13.根据权利要求12所述的半导体装置，其特征在于，
所述第一栅极的被平坦化的表面与所述半导体基板的主面平行。
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