KR20040061276A - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 고농도 불순물을 함유하는 도핑된 실리콘층과 언도프드 실리콘층의 적층 구조와 MPS를 사용하는 전하저장전극에서 상기 실리콘층들의 사이에 준도핑 실리콘층을 개재시켜 형성하여 MPS 공정에서의 온충 역할을 하도록하였으므로, 이상 과성장을 방지할 수 있어 MPS 덩어리 유실에 따른 셀간 단락을 방지하고, 언도프드 실리콘층으로의 불순물 유입이 방지되어 MPS 가 성장되지 않아 일어나는 정전용량의 부족이 일어나지 않아 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 실린더나 콘 케이브형 캐패시터에서 전하저장전극으로 다결정실리콘층을 사용하고 표면적 증가를 위해 준안정폴리실리콘(Metastable poly silicon; 이하 MPS라 칭함)을 안정적으로 형성할 수 있어 MPS의 이상 성장에 의한 캐패시터 불량 발생을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

DRAM 소자에서 셀내의 캐는 대략 25pF 정도의 캐패시턴스를 확보하여야하는데, 캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하므로, 표면적을 증가시키는데에는 초기 스택 구조에서 고집적화로 스택이 힘들어지자 전하저장전극의 면적은 1.7∼2배정도 증가시키는 MPS를 실린더형 구조에 적용하고 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18)을 순차적으로 형성한다.

그다음 상기 산화막(18)상에 전하저장전극 식각 마스크인 감광막 패턴(도시되지 않음)을 형성한 후, 상기 감광막 패턴을 마스크로 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(20)을 형성하고, 상기 감광막 패턴을 제거한다.

그다음 상기 구조의 전표면에 고농도의 P형 불순물이 함유된 도핑된 실리콘층(22)과 언도프드 실리콘층(24)을 순차적으로 형성한다. (도 1a 참조).

그후 상기 구조의 전표면에 감광막을 도포하고 화학기계 연마(이하 CMP라 칭함) 나 에치백 등의 방법으로 상기 산화막(18) 상부의 언도프드 실리콘층(24)과 도핑된 실리콘층(22)을 제거하여 인접 셀들을 분리 시킨 후, 노출되는 언도프드 실리콘(24)을 표면 처리하여 울퉁불퉁한 MPS(26)를 성장시켜 전하저장전극을 완성한다. (도 1b 참조).

상기에서 MPS는 증착 상시 2.4E21 atom/㎤ 정도로 도핑된 실리콘층에서는 성장이 일어나지 않아야 하는데, 실제 공정에서는 전하저장전극 상부 에지 부분인 산화막의 상부에서도 MPS의 성장이 일어나게된다.

이는 감광막 도포 및 제거 등의 공정에서 사용되는 HF나 BOE등의 습식 케미칼에 의해 전하저장전극의 상부 에지 부분에서 불순물이 유실되어 이 부분에서 성장이 일어나게되어 인접 셀과 단락되는 거나, 장비의 공정변화 등에 의해 일부 웨이퍼나 일 부분에서 과성장이 발생하여 MPS 덩어리가 떨어져 캐패시터간 마이크로 브릿지가 발생하는 문제점이 있다.

또한 언도프드 실리콘층에 장비내부에 잔존하는 불순물이 포함되어 MPS 성장이 일어나지 않아 정전용량이 부족해 질수도 있다.

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 전도 특성을 향상시키기 위하여 고농도 P형 불순물로 도핑된 실리콘층과 MPS 성장을 위한 언도프드 실리콘층을 순차적으로 형성하고, 셀간 분리 후, MPS를 내벽에만 형성하였으나, 다양한 공정을 거치는 동안 도핑된 불순물이 유실되어 도핑농도가 떨어지는 부분이 생기게 되어 이 부분에서의 성장으로 셀간 단락이 일어나거나, 일부분에서의 과성장으로 인하여 MPS 덩어리가 유실되어 기판에서 마이크로 브릿지를 유발하여 공정 수율 및 소자 동작의 신뢰성을 떨어뜨리는 등의 문제점이 있다.

또한 도핑된 실리콘층 형성후에 바로 언도프드 실리콘층이 형성되므로 장비내에 잔존하던 불순물이 언도프 실리콘층으로 침투하여 MPS 의 성장을 방해하여 정전용량 확보를 어렵게하는 다른 문제점도 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 MPS 성장하는 언도프드 실리콘층과 도핑된 실리콘층의 사이에 MPS 성장을 지연시키는 준도핑 실리콘층을 형성하여 MPS 성장시 완충 역할을 하게하여 이상 과성장에 의한 MPS 덩어리의 유실에 따른 셀간 브릿지 발생을 방지하고, 상부에서의 MPS 성장에 따른 셀간 단락을 방지할 수 있으며, 언도프드 실리콘층 형성 전단계에서의 불순물 농도가 감소되므로, 언도프드 실리콘층에 불순물이 포함될 가능성이 낮아져 MPS 성장 장애에 따른 정전용량 감소를 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 32 : 층간절연막

14, 34 : 콘택플러그 16, 36 : 질화막

18, 38 : 산화막 20, 40 : 콘택홀

22, 42 : 도핑된 실리콘층 24, 44 : 언도프드 실리콘층

26, 46 : MPS 43 : 준도핑 실리콘층

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,

반도체기판상에 층간절연막을 형성하는 공정과,

상기 층간절연막상에 전하저장전극 영역 정의를 위한 절연막을 형성하는 공정과,

상기 절연막을 전하저장전극 영역 마스크를 이용하여 선택식각하여 존 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,

상기 구조의 전표면에 도핑된 실리콘층과 준도핑 실리콘층 및 언도프드 실리콘층을 순차적으로 형성하는 공정과,

상기 절연막 패턴 상부 표면의 언도프드 실리콘층과 준도핑 실리콘층 및 도핑된 실리콘층을 순차적으로 제거하여 셀별로 분리시키는 공정과,

상기 언도프드 실리콘층을 MPS 성장시켜 MPS를 형성하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 준도핑 실리콘층은 1.0E18∼9E20 atom/㎤ 정도의 불순물 농도를 가지는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 전하저장전극 형성의 전공정 단계로서, 실리콘 웨이퍼등의 반도체기판(30)상에 전하저장전극용 콘택 플러그(34)를 구비하는 층간절연막(32)을형성하고, 상기 층간절연막(34)상에 식각장벽인 질화막(36)과 전하저장전극 영역 정의를 위한 산화막(38)을 순차적으로 형성하고, 전하저장전극 식각 마스크를 이용한 사진 식각 공정으로 상기 산화막(38)과 질화막(36)을 선택 식각하여 콘택플러그(34)를 노출시키는 전하저장전극용 콘택홀(40)을 형성한다. (도 2a 참조).

그다음 상기 구조의 전표면에 도핑된 실리콘층(42)과 준도핑 실리콘층(43) 및 언도프드 실리콘층(44)을 순차적으로 형성한다. 이때 상기 도핑된 실리콘층(42)은 MPS 성장이 일어나지 않고, 전기적으로 안정된 정도의 불순물 농도, 예를 들어 1.0E21 atom/㎤ 이상의 농도를 가지며, 준도핑 실리콘층(43)은 1.0E18∼9E20 atom/㎤ 정도의 불순물 농도로서, MPS 성장이 제한적인 조건하에서 일어날 수 있는 정도의 농도이다. (도 2b 참조).

그 후, 상기 구조의 전표면에 감막광(도시되지 않음)을 도포하고, CMP 또는 에치백등의 방법으로 상기 산화막(38) 상부의 언도프드 실리콘층(44)과 준도핑 실리콘층(43) 및 도핑된 실리콘층(42)을 순차적으로 식각하여 각 콘택홀(40) 별로 분리시킨 후, 상기 감광막을 제거한다. (도 2c참조).

그다음 상기 언도프드 실리콘층(44)을 MPS 성장시켜 MPS층(46)를 성장시킨다. 이때 준도핑 실리콘층(43)이 MPS 성장 공정에서의 완충 역할을 하여 일부가 MPS로 변화될수도 있고, 성장되지 않게 할 수도 있다. (도 2d 참조).

그다음 유전막과 플레이트전극을 형성하여 콘케이브형 전하저장전극을 구비하는 캐패시터를 형성한다.

또한 상기에서 CMP 마스크로 감광막 대신에 SOG 계열을 사용할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 고농도 불순물을 함유하는 도핑된 실리콘층과 언도프드 실리콘층의 적층 구조와 MPS를 사용하는 전하저장전극에서 상기 실리콘층들의 사이에 준도핑 실리콘층을 개재시켜 형성하여 MPS 공정에서의 온충 역할을 하도록하였으므로, 이상 과성장을 방지할 수 있어 MPS 덩어리 유실에 따른 셀간 단락을 방지하고, 언도프드 실리콘층으로의 불순물 유입이 방지되어 MPS 가 성장되지 않아 일어나는 정전용량의 부족이 일어나지 않아 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체기판상에 층간절연막을 형성하는 공정과,

   상기 층간절연막상에 전하저장전극 영역 정의를 위한 절연막을 형성하는 공정과,

   상기 절연막을 전하저장전극 영역 마스크를 이용하여 선택식각하여 존 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,

   상기 구조의 전표면에 도핑된 실리콘층과 준도핑 실리콘층 및 언도프드 실리콘층을 순차적으로 형성하는 공정과,

   상기 절연막 패턴 상부 표면의 언도프드 실리콘층과 준도핑 실리콘층 및 도핑된 실리콘층을 순차적으로 제거하여 셀별로 분리시키는 공정과,

   상기 언도프드 실리콘층을 MPS 성장시켜 MPS를 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 준도핑 실리콘층은 1.0E18∼9E20 atom/㎤ 정도의 불순물 농도를 가지는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.