DE10045114A1

DE10045114A1 - Halbleiterspeicher und Verfahren zum Herstellen desselben

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Publication number: DE10045114A1
Application number: DE10045114A
Authority: DE
Inventors: Hiroaki Nishimura; Tomoharu Mametani; Youji Nakata; Yukihiro Nagai; Akinori Kinugasa; Shigenori Kido; Takeshi Kishida; Jiro Matsufusa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-07
Filing date: 2000-09-13
Publication date: 2001-07-19
Also published as: JP2001196553A; TW469636B; KR20010070057A

Abstract

Es ist ein Halbleiterspeicher angegeben mit einem gestapelten Kondensator, in dem eine elektrostatische Kapazität eines Kondensators vergrößert ist, ohne einen Anstieg in einer Höhe eines Speicherknotens. Ein Speicherknotenstopfen (13) steht von einer Oberfläche einer Siliziumnitridschicht (11) in einer Öffnung (OP1) hervor und zwei Speicherknoten (14) sind jeweils vorgesehen, um den hervorstehenden Abschnitt zu bedecken. Die zwei Speicherknoten (14) sind elektrisch mit Source-/Drainbereichen (71) bzw. (73) verbunden. Der Speicherknoten (14) ist auch vorgesehen, um eine innere Oberfläche der Öffnung (OP1) zu bedecken, eine dielektrische Schicht (15) ist vorgesehen, um den Speicherknoten (14) zu bedecken, und eine Zellenplatte (16) ist vorgesehen, um die dielektrische Schicht (15) zu bedecken. Der Speicherknoten (14) ist nur in der Öffnung (OP1) vorgesehen, und die angrenzenden Speicherknoten (14) sind elektrisch voneinander getrennt.

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiter speicher und ein Verfahren zum Herstellen des Halbleiter speichers, und insbesondere auf einen Halbleiterspeicher, in dem eine elektrostatische Kapazität eines Kondensators ver größert ist, und ein Verfahren zum Herstellen des Halb leiterspeichers.

In einem Halbleiterspeicher, insbesondere einen dynamischen RAM (DRAM), wurde die Dreidimensionalität einer Speicher zelle verbessert, um eine elektrostatische Kapazität eines Kondensators mit einer Verbesserung in einem Integrations grad und einer Kapazität zu halten. Eine Struktur für die Dreidimensionalität der Speicherzelle wurde ausgewählt mit dem Voranschreiten in einer DRAM-Erzeugung, und wurde gesammelt bzw. verwirklicht in einem gestapel ten Kondensator und einen Grabenkondensator.

Im Gegensatz zu einem Grabenkondensator, in dem ein Graben in einem Sili ziumsubstrat vorgesehen ist, um eine elektrostatische Kapazität eines Konden sators in Abhängigkeit von einer Tiefe davon zu halten, besitzt ein gestapelter Kondensator eine derartige Struktur, daß ein Kondensator auf einem Silizium substrat in einer gestapelten Weise vorgesehen ist, um eine elektrostatische Kapazität des Kondensators in Abhängigkeit von einer Höhe davon zu halten. Typische Beispiele umfassen einen Dickfilm-Stapelkondensator (gestapelten Dickschichtkondensator), einen zylindrischen Kondensator und dergleichen. Einer Struktur des Dickfilm-Stapelkondensators wird mit Bezug auf Fig. 18 beschrieben. Fig. 18 ist eine Querschnittsansicht, die einen Speicherzellenab schnitt MR eines Halbleiterspeichers und einen peripheren Schaltungsabschnitt PR, wie beispielsweise einen Leseverstärker, einen Dekoder und dergleichen, welche um den Speicherzellenabschnitt MR herum vorgesehen sind, zeigt.

In Fig. 18 ist eine Feldoxidschicht 52 selektiv in einem Siliziumsubstrat 1 vor gesehen, eine Gateoxidschicht 51 ist auf dem Siliziumsubstrat 1 vorgesehen, welches nicht mit der Feldoxidschicht 53 bedeckt ist, und eine Gateelektrode 61 ist selektiv auf der Gateoxidschicht 51 vorgesehen. Außerdem ist ein Transfergate 62 auf der Gateoxidschicht 52 vorgesehen. In der Oberfläche des Siliziumsubstrats 1 sind auf beiden Seiten der Gateelektrode 61 Source- /Drainbereiche 71 und 72 in dem Speicherzellenabschnitt MR vorgesehen, und Source-/Drainbereiche 91 und 92 sind in dem peripheren Schaltungsabschnitt PR vorgesehen. Weiterhin sind Zwischenschicht-Isolierschichten 3, 4 und 8 sequentiell auf einer Hauptoberfläche des Siliziumsubstrats 1 vorgesehen.

In dem Speicherzellenabschnitt MR ist ein Kontaktloch 82, das die Zwischen schicht-Isolierschicht 3 und die Gateoxidschicht 51 durchdringt, vorgesehen, um den Source-/Drainbereich 71 zu erreichen, eine Leiterschicht 83 ist in dem Kontaktloch 82 begraben, eine Bitleitung 81, die mit der Leiterschicht 83 verbunden werden soll, ist auf der Zwischenschicht-Isolierschicht 3 vorgesehen, und die Bitleitung 81 und der Source-/Drainbereich 71 sind elektrisch mitein ander verbunden.

Außerdem ist ein Kontaktloch 32, das die Zwischenschicht-Isolierschichten 4 und 3 und die Gateoxidschicht 51 durchdringt, vorgesehen, um den Source- /Drainbereich 72 zu erreichen, eine Leiterschicht 33 ist in dem Kontaktloch 32 begraben, und ein Speicherknoten 34, der mit der Leiterschicht 33 verbunden werden soll, ist auf der Zwischenschicht-Isolierschicht 4 vorgesehen. Dann ist eine dielektrische Schicht 35 zum Bedecken des Speicherknotens 34 vorge sehen, und eine Gegenelektrode (bezeichnet als eine Zellenplatte) 36 zu dem Speicherknoten 34 ist zum Bedecken der dielektrischen Schicht 35 vorgesehen, wodurch ein gestapelter Kondensator SC gebildet wird. Der Speicherknoten 34 besitzt eine Dicke von 500 nm bis 1000 nm und ist ein Ursprung der "dicken Schicht" bzw. des "Dickfilmes".

Weiterhin ist eine Zwischenschicht-Isolierschicht 8 auf der Zwischenschicht- Isolierschicht 4 zum Bedecken des gestapelten Kondensators SC vorgesehen, und Verdrahtungsschichten 39 sind auf der Zwischenschicht-Isolierschicht 8 vorgesehen. Eine der Verdrahtungsschichten 39 sind in einem Stufenabschnitt der Zwischenschicht-Isolierschicht 8 vorgesehen und ist mit einer Leiterschicht 38 verbunden, die in einem Kontaktloch 37 begraben ist, welche die Zellen platte 36 durch die Zwischenschicht-Isolierschicht 8 erreicht.

In dem pheripheren Schaltungsabschnitt PR ist ein Kontaktloch 41, das die Zwischenschicht-Isolierschichten 8, 4 und 3 und die Gateoxidschicht 51 durchdringt, zum Erreichen der Source-/Drainbereiche 91 und 92 vorgesehen, eine Leiterschicht 42 ist in dem Kontaktloch 41 begraben und eine Leiter schicht 43, die mit der Leiterschicht 42 verbunden werden soll, ist auf der Zwischenschicht-Isolierschicht 8 vorgesehen.

Die Existenz der Stufe in dem Speicherzellenabschnitt MR und dem peripheren Schaltungsabschnitt PR führen zu Schwierigkeiten. In dem Speicherzellenabschnitt MR ist der gestapelte Kondensator SC auf der Zwischenschicht-Iso lierschicht 4 vorgesehen. Deshalb ist eine Höhe der obersten Oberfläche der Zwischenschicht-Isolierschicht 8, die durch Bedecken und Abflachen des ge stapelten Kondensators SC mit der Zwischenschicht-Isolierschicht 8 erhalten wird, größer als diejenige der obersten Oberfläche der Zwischenschicht-Iso lierschicht 8 in dem peripheren Schaltungsabschnitt PR. Eine Differenz in der Höhe ist fast gleich einer Höhe des gestapelten Kondensators SC. Wenn die Höhe des gestapelten Kondensators SC vergrößert wird, wird die Differenz in der Höhe zwischen dem Speicherzellenabschnitt MR und dem peripheren Schaltungsabschnitt PR vergrößert.

Eine Vergrößerung (ein Anstieg) in einer elektrostatischen Kapazität des Kon densators war erforderlich mit einer Erhöhung eines Integrationsgrades und einer Kapazität eines Halbleiterspeichers. Um den Anstieg zu Implementieren, wird vorgeschlagen, daß die Höhe des gestapelten Kondensators SC wie in Fig. 18 gezeigt vergrößert wird. Jedoch wird, falls die Höhe des gestapelten Kon densators SC vergrößert wird, die Differenz in der Höhe zwischen dem Speicherzellenabschnitt MR und dem peripheren Schaltungsabschnitt PR ver größert. Wenn die Differenz in der Höhe einen Fokus-Spielraum in der Photo lithographie übersteigt, wird es sehr schwierig, eine Verdrahtung durch die Photolithographie vorzusehen.

Außerdem wird, es wenn die Differenz in der Höhe vergrößert wird, schwierig, die Leitungsschicht 39 in dem Stufenabschnitt vorzusehen. Demzufolge wird ein Verdrahtungsfehler, wie beispielsweise eine Unterbrechung leicht verur sacht. Deshalb ist es unabdingbar, daß die Differenz in der Höhe so viel wie möglich verringert wird. Ein derartiges Problem ist dasselbe wie in dem zylindrischen Kondensator.

Um das oben erwähnte Problem zu lösen, ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung anzugeben, die einen gestapelten Kon densator aufweist, in dem eine elektrostatische Kapazität eines Kondensators ohne einen Anstieg in einer Höhe eines Speicherknotens vergrößert wird.

Diese Aufgabe wird gelöst durch einen Halbleiterspeicher nach Anspruch 1 bzw. ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 6 oder 9.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Ein erster Aspekt der vorliegenden Erfindung ist auf einen Halbleiterspeicher gerichtet, der einen gestapelten Kondensator aufweist mit einer unteren Elek trode, die auf einer auf einem Halbleitersubstrat gebildeten unterhalb liegenden Schicht vorgesehen ist, einer dielektrischen Schicht, die zum Bedecken der unteren Elektrode vorgesehen ist, und einer oberen Elektrode, die zum Be decken der elektrischen Schicht vorgesehen ist, wobei die untere Elektrode elektrisch mit dem Halbleitersubstrat durch einen Leiterstopfen verbunden ist, von dem ein Ende mit dem Halbleitersubstrat verbunden ist und der durch die unterhalb liegende Schicht derart vorgesehen ist, daß die Seite des anderen En des von der unterhalb liegenden Schicht hervorsteht, und die untere Elektrode ist zum Bedecken eines hervorstehenden Abschnitts des Stopfens vorgesehen und besitzt den bedeckten Abschnitt als einen hervorstehenden Abschnitt.

Ein zweiter Aspekt der vorliegenden Erfindung ist auf den Halbleiterspeicher gerichtet, bei dem der gestapelte Kondensator in einer Öffnung vorgesehen ist, welche eine Isolierschicht, welche auf der unterhalb liegenden Schicht vorge sehen ist, durchdringt, und derart gebildet ist, daß eine Fläche der unterhalb liegenden Schicht eine Bodenfläche ist, der Stopfen steht von der Bodenfläche hervor, und die untere Elektrode ist vorgesehen, um die Bodenoberfläche und eine Wandfläche der Öffnung zu bedecken.

Ein dritter Aspekt der vorliegenden Erfindung ist auf den Halbleiterspeicher gerichtet, bei dem der Stopfen derart vorgesehen ist, daß eine Höhe des her vorstehenden Abschnitts kleiner ist als diejenige der Wandoberfläche der Öff nung.

Ein vierter Aspekt der vorliegenden Erfindung ist auf den Halbleiterspeicher gerichtet, bei dem die untere Elektrode eine untere Bodenelektrode, die den hervorstehenden Abschnitt aufweist und einen zentralen Teil der unteren Elek trode bildet, und eine untere Seitenwandelektrode aufweist, die zum Umgeben eines peripheren Abschnitts der unteren Bodenelektrode vorgesehen ist und sich in einer im wesentlichen senkrechten Richtung mit Bezug auf eine Haupt oberfläche der unterhalb liegenden Schicht erstreckt.

Ein fünfter Aspekt der vorliegenden Erfindung ist auf den Halbleiterspeicher gerichtet, bei dem der Stopfen derart vorgesehen ist, daß eine Höhe des her vorstehenden Abschnitts kleiner ist als diejenige der unteren Wandelektrode.

Ein sechster Aspekt der vorliegenden Erfindung ist auf ein Verfahren zum Herstellen eines Halbleiterspeichers gerichtet, der einen gestapelten Konden sator aufweist mit einer unteren Elektrode, die auf einer auf einem Halbleiter substrat gebildeten unterhalb liegenden Schicht vorgesehen ist, einer dielek trischen Schicht, die zum Bedecken der unteren Elektrode vorgesehen ist, und einer oberen Elektrode, die zum Bedecken der dielektrischen Schicht vorge sehen ist, mit den Schritten (a) Vorbereiten der unterhalb liegenden Schicht und Bilden einer Isolierschicht auf der unterhalb liegenden Schicht, (b) Bilden eines Kontaktloches, das die unterhalb liegende Schicht und die Isolierschicht zum Erreichen des Halbleitersubstrats durchdringt, (c) Bilden eines Leiter stopfens zum Füllen des Kontaktloches derart, daß ein Ende davon elektrisch mit einem Halbleitersubstrat verbunden ist, (d) selektives Entfernen der Iso lierschicht, wodurch eine Öffnung gebildet wird, in der eine Oberfläche der unterhalb liegenden Schicht eine Bodenfläche ist und die Seite des anderen Endes des Stopfens von der Bodenfläche hervorsteht, und (e) Bedecken der Bodenfläche, einer Wandoberfläche der Öffnung und eines hervorstehenden Ab schnitts des Stopfens mit einer Leiterschicht, wodurch die untere Elektrode gebildet wird, in der ein Abschnitt, der den hervorstehenden Abschnitt des Stopfens bedeckt, ein hervorstehender Abschnitt ist.

Ein siebter Aspekt der vorliegenden Erfindung ist auf das Verfahren zum Her stellen eines Halbleiterspeichers gerichtet, bei dem der Schritt (c) den Schritt des Ätzens des Stopfens bis das andere Ende in dem Kontaktloch vertieft ist, aufweist.

Ein achter Aspekt der vorliegenden Erfindung ist auf das Verfahren zum Her stellen eines Halbleiterspeichers gerichtet, bei dem der Schritt (a) die Schritte des Vorbereitens der unterhalb liegenden Schicht mit einer Siliziumnitrid schicht als eine oberste Schicht und Bilden der Isolierschicht als eine Sili ziumoxidschicht aufweist, und der Schritt (d) den Schritt des Entfernens der Isolierschicht durch Ätzen aufweist, wobei die Siliziumnitridschicht als ein Ätzstopper während des Entfernens der Isolierschicht benutzt wird.

Ein neunter Aspekt der vorliegenden Schicht ist auf ein Verfahren zum Herstel len eines Halbleiterspeichers gerichtet, der einen gestapelten Kondensator auf weist mit einer unteren Elektrode, die auf einer auf einem Halbleitersubstrat gebildeten unterhalb liegenden Schicht vorgesehen ist, einer dielektrischen Schicht, die zum Bedecken der unteren Elektrode vorgesehen ist, und einer oberen Elektrode, die zum Bedecken der dielektrischen Schicht vorgesehen ist, mit den Schritten (a) Vorbereiten der unterhalb liegenden Schicht und Bilden einer ersten Isolierschicht auf der unterhalb liegenden Schicht, (b) Bilden eines Kontaktloches, das die unterhalb liegende Schicht und die erste Isolierschicht zum Erreichen des Halbleitersubstrats durchdringt (c) Bilden eines Leiterstop fens zum Füllen des Kontaktloches derart, daß ein Ende davon elektrisch mit dem Halbleitersubstrat verbunden ist, (d) vollständiges Entfernen der ersten Isolierschicht, wodurch die unterhalb liegende Schicht freigelegt wird und die Seite des anderen Endes des Stopfens von der Bodenfläche hervorsteht, (e) Bedecken eines hervorstehenden Abschnittes des Stopfens, wodurch eine erste Leiterschicht gebildet wird, in der der bedeckte Abschnitt ein hervorstehender Abschnitt ist, (f) Bedecken der ersten Leiterschicht mit einer zweiten Isolier schicht und dann selektives Entfernen der zweiten Isolierschicht und der ersten Leiterschicht derart, daß verursacht wird, daß ein vorbestimmter Abschnitt der ersten Leiterschicht, die um den hervorstehenden Abschnitt herum vorgesehen ist, und die zweite Isolierschicht, die auf dem vorbestimmten Abschnitt vorge sehen ist, verbleiben, wodurch eine untere Bodenelektrode gebildet wird, die einen zentralen Teil der unteren Elektrode bildet, und (g) Bilden einer zweiten Leiterschicht zum Bedecken mindestens der unteren Bodenelektrode und der zweiten Isolierschicht, die darauf verbleibt, und dann Entfernen der zweiten Leiterschicht durch anisotropes Ätzen, um zu verursachen, daß die zweite Leiterschicht auf einer Seitenoberfläche der unteren Bodenelektrode und der darauf verbleibenden zweiten Isolierschicht verbleibt, wodurch eine untere Seitenwandelektrode gebildet wird, die vorgesehen ist, um eine Endfläche der unteren Bodenelektrode zu umgeben und sich in einer im wesentlichen senk rechten Richtung in Bezug auf eine Hauptoberfläche der unterhalb liegenden Schicht zu erstrecken.

Ein zehnter Aspekt der vorliegenden Erfindung ist auf das Verfahren zum Her stellen eines Halbleiterspeichers gerichtet, bei dem der Schritt (f) den Schritt des Setzens der Dicke einer zweiten Isolierschicht gleich oder größer als eine Dicke der ersten Isolierschicht aufweist.

Ein elfter Aspekt der vorliegenden Erfindung ist auf das Verfahren zum Her stellen eines Halbleiterspeichers gerichtet, bei dem der Schritt (a) die Schritte des Vorbereitens der unterhalb liegenden Schicht mit einer Siliziumnitrid schicht als eine oberste Schicht und Bildens der Isolierschicht aus einer Sili ziumoxidschicht aufweist, der Schritt (d) den Schritt des Entfernens der ersten Isolierschicht durch Ätzen aufweist, wobei die Siliziumnitridschicht als ein Ätzstopper während des Entfernens der ersten Isolierschicht benutzt wird, und der Schritt (f) den Schritt des Entfernens der zweiten Isolierschicht und der ersten Leiterschicht durch Ätzen aufweist, wobei die Siliziumnitridschicht als ein Ätzstopper während des Entfernens der zweiten Isolierschicht und der ersten Leiterschicht benutzt wird.

Gemäß des ersten Aspektes der vorliegenden Erfindung steht der Stopfen zum elektrischen Verbinden der unteren Elektrode des gestapelten Kondensators mit dem Halbleitersubstrat von der unterhalb liegenden Schicht hervor und der hervorstehende Abschnitt ist mit der unteren Elektrode bedeckt, und die untere Elektrode weist den hervorstehenden Abschnitt auf. Deshalb wird einer Fläche der Oberfläche der unteren Elektrode derart vergrößert, daß eine elektrosta tische Kapazität des gestapelten Kondensators vergrößert wird. Als eine Folge ist eine Vergrößerung der Höhe des gestapelten Kondensators zum Vergrößern der elektrostatischen Kapazität nicht erforderlich. Auf diese Weise wird die Differenz in der Höhe zwischen einem Abschnitt einschließlich des gestapelten Kondensators und einem Abschnitt, der keinen gestapelten Kondensator auf weist, in dem Halbleiterspeicher verringert, um einen Zustand zu verhindern, in dem der Fokus-Spielraum in der Photolithographie überschritten wird, wodurch z. B. die Leitung auf einfache Weise vorgesehen wird. Zusätzlich ist es, sogar falls die Leiterschicht in dem Stufenabschnitt vorgesehen ist, möglich zu ver hindern, daß ein Leitungsfehler, wie beispielsweise eine Unterbrechung verur sacht wird.

Gemäß des zweiten Aspektes der vorliegenden Erfindung ist in dem gestapelten Kondensator, der als ein innerer Typ (interner Typ) bezeichnet wird, in dem die untere Elektrode vorgesehen ist, um die Bodenfläche der Öffnung zu bedecken, die auf der Isolierschicht gebildet ist, die auf der unterhalb liegenden Schicht und der Wandoberfläche der Öffnung angeordnet ist, der hervorstehende Ab schnitt durch Bedecken des Stopfens gebildet. Im Vergleich mit einem allge meinen gestapelten Kondensator des inneren Typs, ist deshalb die Oberfläche der unteren Elektrode noch mehr vergrößert.

Gemäß des dritten Aspektes der vorliegenden Erfindung ist es nötig, die an grenzenden unteren Elektroden zu, unterbrechen, d. h. ein unteres Elektroden material auf der Hauptoberfläche der Isolierschicht, die in dem Herstellungs prozeß gebildet wird, wenn eine Mehrzahl von gestapelten Kondensatoren vor gesehen werden sollen, zu entfernen. Jedoch ist die Höhe des hervorstehenden Abschnittes des Stopfens kleiner als diejenige der Wandoberfläche der Öff nung. Deshalb ist es möglich zu verhindern, daß der hervorstehende Abschnitt der unteren Elektrode in der oben erwähnten Arbeit entfernt wird.

Gemäß des vierten Aspektes der vorliegenden Erfindung bedeckt in dem gesta pelten Kondensator, der als ein äußerer Typ (externes Typ) bezeichnet wird, der die untere Bodenelektrode, die den zentralen Teil der unteren Elektrode bildet und die untere Seitenwandelektrode, die zum Umgeben des Randab schnitts der unteren Bodenelektrode vorgesehen ist und sich in der im wesent lichen senkrechten Richtung mit Bezug auf die Hauptoberfläche der unterhalb liegenden Schicht erstreckt aufweist, die untere Bodenelektrode den Stopfen, wodurch der hervorstehende Abschnitt gebildet wird. Im Vergleich zu einem allgemeinen gestapelten Kondensator des externen Typs ist deshalb die Fläche der Oberfläche der unteren Elektrode noch mehr vergrößert.

Gemäß des fünften Aspektes der vorliegenden Erfindung ist die Höhe des her vorstehenden Abschnittes des Stopfens kleiner als derjenige der unteren Seitenwandelektrode. Deshalb ist es möglich zu verhindern, daß eine Struktur zerbrechlich ist.

Gemäß des sechsten Aspektes der vorliegenden Erfindung bedeckt in dem ge stapelten Kondensator, der als ein innerer Typ (interner Typ) bezeichnet wird, in dem die untere Elektrode zum Bedecken sowohl der Bodenfläche der Öff nung, die auf der Isolierschicht gebildet ist, die auf der unterhalb liegenden Schicht angeordnet ist, als auch der Wandoberfläche der Öffnung vorgesehen ist, die untere Elektrode den Stopfen, wodurch der hervorstehende Abschnitt gebildet wird. Demzufolge ist es möglich, einen Halbleiterspeicher zu erhalten, in dem eine Fläche einer Oberfläche der unteren Elektrode vergrößert ist und eine elektrostatische Kapazität des gestapelten Kondensators größer wird. Au ßerdem ist der Stopfen von der unteren Elektrode getrennt gebildet und die Höhe des Stopfens kann optional gesetzt werden. Deshalb ist es möglich, die elektrostatische Kapazität des gestapelten Kondensators gemäß der Höhe des hervorstehenden Abschnitts des Stopfens optional zu Setzen, und es ist mög lich zu Verhindern, daß der hervorstehende Abschnitt des Stopfens übermäßig hoch ist, um eine Struktur zerbrechlich zu machen.

Gemäß des siebten Aspektes der vorliegenden Erfindung ist es möglich, einen Halbleiterspeicher zu erhalten, in dem die Höhe des hervorstehenden Ab schnitts des Stopfens kleiner ist als diejenige der Wandoberfläche der Öffnung.

Gemäß des achten Aspektes der vorliegenden Erfindung wird die Silizium nitridschicht als der Ätzstopper beim Bilden der Öffnung benutzt. Deshalb ist es möglich, ein Überätzen zu verhindern.

Gemäß des neunten Aspektes der vorliegenden Erfindung bedeckt in dem ge stapelten Kondensator, der als ein externer Typ bezeichnet wird, der als die untere Bodenelektrode, die den zentralen Teil der unteren Elektrode bildet, und die untere Seitenwandelektrode, die zum Umgeben der Endfläche der unte ren Bodenelektrode vorgesehen ist, und sich in der im wesentlichen senkrech ten Richtung mit Bezug auf die Hauptoberfläche der unterhalb liegenden Schicht erstreckt, aufweist, die untere Bodenelektrode den Stopfen, wodurch der hervorstehende Abschnitt gebildet wird. Demzufolge ist es möglich, einen Halbleiterspeicher zu erhalten, in dem eine Fläche einer Oberfläche der unteren Elektrode vergrößert ist und eine elektrostatische Kapazität des gestapelten Kondensators größer wird. Außerdem kann der Stopfen getrennt von der unte ren Elektrode gebildet werden und die Höhe des Stopfens kann optional gesetzt werden. Deshalb ist es möglich, die elektrostatische Kapazität des gestapelten Kondensators gemäß der Höhe des hervorstehenden Abschnitts des Stopfens optional zu Setzen, und es ist möglich zu verhindern, daß der hervorstehende Abschnitt des Stopfens übermäßig hoch wird, um eine Struktur zerbrechlich zu machen.

Gemäß des zehnten Aspektes der vorliegenden Erfindung ist es möglich, einen Halbleiterspeicher zu erhalten, in dem die Höhe des hervorstehenden Ab schnitts des Stopfens kleiner ist als diejenige der unteren Seitenwand der Elektrode.

Gemäß des elften Aspektes der vorliegenden Erfindung wird die Siliziumnitrid schicht als der Ätzstopper beim Entfernen der ersten Isolierschicht und Entfernen der zweiten Isolierschicht und der ersten Leiterschicht benutzt. Deshalb ist es möglich, ein Überätzen zu Verhindern.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Be schreibung von Ausführungsformen der Erfindung anhand der beigefügten Figu ren. Von diesen zeigen:

Fig. 1 eine Ansicht einer Struktur eines Halbleiterspeichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 bis 7 Ansichten der Schritte des Herstellens des Halbleiterspeichers gemäß der ersten Ausführungsform;

Fig. 8 eine Ansicht einer Struktur eines Halbleiterspeichers gemäß einer zweiten Ausführungsform;

Fig. 9 bis 17 Ansichten der Schritte des Herstellens des Halbleiterspeichers gemäß der zweiten Ausführungsform; und

Fig. 18 eine Ansicht einer Struktur eines Halbleiterspeichers, der bei der Anmelderin vorhanden ist.

A. Erste Ausführungsform A-1. Struktur der Vorrichtung

Fig. 1 ist eine Schnittansicht einer Struktur eines Halbleiterzellenabschnitts eines Halbleiterspeichers 100 gemäß einer ersten Ausführungsform.

In Fig. 1 ist eine Feldoxidschicht 52 selektiv in einem Siliziumsubstrat 1 vorge sehen, eine Gateoxidschicht 51 ist auf dem Siliziumsubstrat 1, welches nicht mit der Feldoxidschicht 52 bedeckt ist, vorgesehen, und Gateelektroden 61 und 61A sind selektiv auf der Feldoxidschicht vorgesehen. Außerdem ist ein Transfergate 62 auf der Feldoxidschicht 51 vorgesehen. Source- /Drainbereiche 71 und 72 sind in einer Oberfläche des Siliziumsubstrats 1 auf beiden Seiten der Gateelektrode 61 vorgesehen, und Source-/Drainbereiche 72 und 73 sind in einer Oberfläche des Siliziumsubstrats 1 auf beiden Seiten der Gateelektrode 61A vorgesehen. Außerdem sind die Zwischenschicht- Isolierschichten 3 und 4, die aus einer Siliziumoxidschicht bestehen, sequentiell auf einer Hauptoberfläche des Silizium substrats 1 vorgesehen, eine Siliziumnitridschicht 11 ist auf der Zwischenschicht-Isolierschicht 4 vorgesehen, und eine Zwischen schicht-Isolierschicht 5, die aus einer TEOS- (Tetraethylorthosilikatschicht-)Oxidschicht besteht, ist auf der Siliziumnitridschicht 11 vorgesehen.

Außerdem ist ein gestapelter Kondensator SC1 in zwei Öffnungen OP1 der Zwischenschicht-Isolierschicht 5 auf der Silizium nitridschicht 11 vorgesehen. Der gestapelte Kondensator SC1 weist einen Speicherknoten 14 (eine untere Elektrode), eine dielek trische Schicht 15, die aus einer Siliziumoxidschicht besteht, und eine Zellenplatte 16 (eine obere Elektrode), die aus dotiertem Polysilizium besteht, auf.

In der Zwischenschicht-Isolierschicht 3 ist außerdem ein Kontaktloch 82, das die Zwischenschicht-Isolierschicht 3 und die Gateoxidschicht 51 durchdringt, vorgesehen, um den Source- /Drainbereich 72 zu erreichen, eine Leiterschicht 83 ist in dem Kontaktloch 82 begraben, eine Bitleitung 81, die mit der Leiter schicht 81 verbunden werden soll, ist auf der Zwischenschicht- Isolierschicht 3 vorgesehen, und die Bitleitung 81 und der Source-/Drainbereich 72 sind elektrisch miteinander verbunden.

Außerdem sind zwei Kontaktlöcher 12, die die Siliziumnitrid schicht 11 die Zwischenschicht-Isolierschichten 4 und 3 und die Gateoxidschicht 51 durchdringen, vorgesehen, um die Source- /Drainbereiche 71 und 73 zu erreichen, und ein Leiter ist in den zwei Kontaktlöchern 12 begraben, wodurch er die Form eines Stopfens annimmt. Dies wird als ein Speicherknotenstopfen 13 be zeichnet werden.

Die entsprechenden Speicherknotenstopfen 13 stehen von einer Oberfläche der Siliziumnitridschicht 11 in der Öffnung OP1 hervor, und zwei Speicherknoten 14 sind vorgesehen, um die hervorstehenden Abschnitte zu bedecken. Die zwei Speicherknoten 14 sind elektrisch mit den Source-/Drainbereichen 71 bzw. 73 verbunden.

Der Speicherknoten 14 ist auch vorgesehen, um eine innere Oberfläche der Öffnung OP1 zu bedecken, die dielektrische Schicht 15 ist vorgesehen, um den Speicherknoten 14 zu bedecken, und die Zellenplatte 16 ist vorgesehen, um die dielektrische Schicht 15 zu bedecken. Der Speicherknoten 14 ist nur in der Öffnung OP1 vorgesehen, und die angrenzenden Speicherknoten 14 sind elek trisch voneinander getrennt. Eine Struktur des gestapelten Kondensators SC1 wird als ein Innentyp (interner Typ) bezeichnet.

A-2. Herstellungsverfahren

Ein Verfahren des Herstellens der Halbleitervorrichtung 100 wird im folgenden mit Bezugnahme auf Fig. 2 bis 7 beschrieben, welche Schnittansichten sind, die sequentiell die Herstellungsschritte zeigen.

Wie in Fig. 2 gezeigt ist, wird zunächst eine Feldoxidschicht 52 auf einem Siliziumsubstrat 1 gebildet, und eine Gateoxidschicht 51 wird auf dem Sili ziumsubstrat 1 gebildet, welches nicht mit der Feldoxidschicht 52 bedeckt ist. Gateelektroden 61 und 61A werden selektiv auf der Gateoxidschicht 51 gebil det. Zu diesem Zeitpunkt wird ein Transfergate 62 auf der Feldoxidschicht 52 beim Schritt des Bildens der Gateelektrode 61 gebildet.

Dann werden Dotierstoffionen unter Verwenden der Gateelektroden 61 und 61A als Masken implantiert. Demzufolge werden Source-/Drainbereiche 71, 72 und 73 selektiv gebildet.

Als nächstes wird eine TEOS-Oxidschicht über der gesamten Oberfläche durch beispielsweise ein CVD-Verfahren gebildet und einer Planarisierung unterzogen. Auf diese Weise wird eine Zwischenschicht-Isolierschicht 3 mit einer Dicke von ungefähr 500 nm gebildet.

Nachfolgend wird ein Kontaktloch 82, das den Source-/Drainbereich 72 durch die Zwischenschicht-Isolierschicht 3 und die Gateoxidschicht 51 erreicht, vor gesehen, um den Source-/Drainbereich 72 zu erreichen. Dann wird eine Leiter schicht für die Bitleitungsbildung über bzw. oberhalb der gesamten Oberfläche der Zwischenschicht-Isolierschicht 3 vorgesehen, und zur selben Zeit wird die Leiterschicht für die Bitleitungsbildung, z. B. dotiertes Polysilizium mit einem in einer hohen Konzentration implantierten Dotierstoff auch in dem Kontakt loch 82 begraben, wodurch eine Leiterschicht 83 gebildet wird. Durch photo lithographische und Ätz-Schritte wird eine Bitleitung 81 gebildet.

Danach wird eine TEOS-Oxidschicht über bzw. oberhalb der gesamten Ober fläche der Zwischenschicht-Isolierschicht 3 durch beispielsweise das CVD- Verfahren gebildet und einer Abflachung unterzogen. Demzufolge wird eine Zwischenschicht-Isolierschicht 4 mit einer Dicke von ungefähr 200 nm gebildet.

Nachfolgend wird eine Siliziumnitridschicht 11 mit einer Dicke von ungefähr 50 nm auf der Zwischenschicht-Isolierschicht 4 durch z. B. das CVD-Verfahren gebildet, und außerdem wird eine TEOS-Oxidschicht mit einer Dicke von unge fähr 1000 bis 2000 nm auf der Siliziumnitridschicht 11 gebildet. Auf diese Weise wird eine Zwischenschicht-Isolierschicht 5 erhalten.

Bei dem in Fig. 3 gezeigten Schritt wird als nächstes ein Kontaktloch 12 gebil det. Das Kontaktloch 12 durchdringt die Zwischenschicht-Isolierschicht 5, die Siliziumnitridschicht 11, die Zwischenschicht-Isolierschichten 4 und 3 und die Gateoxidschicht 51, um die Source-/Drainbereiche 71 und 73 zu erreichen. Dann wird eine dotierte Polysiliziumschicht 131 mit einem in einer hohen Kon zentration implantierten Dotierstoff auf der Zwischenschicht-Isolierschicht 5 durch z. B. das CVD-Verfahren gebildet, und wird in dem Kontaktloch 12 be graben. Dotiertes amorphes Silizium kann anstelle des dotierten Polysiliziums benutzt werden.

In dem in Fig. 4 gezeigten Schritt wird nachfolgend die dotierte Polysilizium schicht 131, die auf der Zwischenschicht-Isolierschicht 5 vorgesehen ist, durch Ätzen entfernt, und die dotierte Polysiliziumschicht 131, die in dem Kontakt loch 12 begraben ist, wird auch geätzt. Demzufolge wird ein Speicherknoten stopfen 13 mit einer vorbestimmten Höhe gebildet. In einigen Fällen kann die dotierte Polysiliziumschicht 131, die in dem Kontaktloch 12 begraben ist, nicht geätzt werden.

In dem in Fig. 5 gezeigten Schritt wird als nächstes eine Maske RM1 auf der Zwischenschicht-Isolierschicht 5 gebildet. Die Resistmaske RM1 besitzt ein Öffnungsmuster zum Bilden einer Öffnung OP1, in der ein gestapelter Konden sator SC1 (Fig. 1) erzeugt werden soll. Die Zwischenschicht-Isolierschicht 5 wird selektiv durch Ätzen entfernt, wodurch die Öffnung OP1 mit einem Boden gebildet wird, an dem die Siliziumnitridschicht 11 freigelegt ist.

Das Ätzen wird wie folgt ausgeführt. Die Ätzbedingungen werden derart ge setzt, daß ein Ätz-Selektionsverhältnis der Zwischenschicht-Isolierschicht 5 (TEOS-Oxidschicht) zu der Siliziumnitridschicht 11 gleich oder größer als 10 ist, und die Siliziumnitridschicht 11 wird als ein Ätzstopper benutzt.

Beim Ätzen wird der Speicherknotenstopfen 13 nicht geätzt, sondern steht von einer Oberfläche der Siliziumnitridschicht 11, d. h. der Bodenfläche der Öffnung OP1 in einer im wesentlichen senkrechten Richtung hervor.

In dem in Fig. 6 gezeigten Schritt wird als nächstes eine dotierte Polysilizium schicht 141 mit einer Dicke von ungefähr 20 bis 50 nm, in der ein Dotierstoff mit einer hohen Konzentration implantiert ist, gebildet, um die Zwischen schicht-Isolierschicht 5, eine Innenwandoberfläche OP1 und die hervorstehende Oberfläche des Speicherknotenstopfens 13 derart zu bedecken, daß der be deckte Abschnitt ein hervorstehender Abschnitt ist. Dotiertes amorphes Sili zium kann anstelle des dotierten Polysiliziums benutzt werden.

In dem in Fig. 7 gezeigten Schritt wird nachfolgend die dotierte Polysilizium schicht 141, die auf der Zwischenschicht-Isolierschicht 5 gebildet ist, entfernt, um zu verursachen, daß die dotierte Polysiliziumschicht 141 nur in der Öffnung OP1 verbleibt. Auf diese Weise wird ein Speicherknoten 14 gebildet. Beispiele des Entfernens der dotierten Polysiliziumschicht 141 umfassen eine Entfernung unter Verwenden von CMP (chemomechanisches Polieren) und ein Verfahren zum Begraben eines Isolators in der Öffnung OP1 zum Entfernen der dotierten Polysiliziumschicht 141, die auf der Zwischenschicht-Isolierschicht 5 vorge sehen ist, durch Ätzen.

Danach wird eine Siliziumoxidschicht in einer Dicke von ungefähr 10 nm zum Bedecken des Speicherknotens 14 gebildet. Demzufolge wird eine dielektrische Schicht 15 gebildet. Weiterhin wird eine dotierte Polysiliziumschicht mit einer Dicke von ungefähr 100 bis 150 nm, in welche ein Dotierstoff mit einer hohen Konzentration implantiert wird, zum Bedecken der dielektrischen Schicht 15 gebildet. Demzufolge wird eine Zellenplatte 16 gebildet. Auf diese Weise wird die Struktur des in Fig. 1 gezeigten Halbleiterspeichers 100 erhalten.

A-3. Wirkungsweise und Effekt

In dem oben beschriebenen Halbleiterspeicher 100 steht der Speicherknoten stopfen 13, der mit dem Source-/Drainbereich verbunden werden soll, von der Oberfläche der Siliziumnitridschicht 11, die die Bodenfläche der Öffnung OP1 bildet, in der der gestapelte Kondensator SC1 erzeugt werden soll, hervor, und der Speicherknoten 14 ist gebildet, um den hervorstehenden Abschnitt derart zu bedecken, daß der bedeckte Abschnitt ein hervorstehender Abschnitt ist. Deshalb wird eine Fläche in der Oberfläche des Speicherknotens 14 durch das Vorhandensein des hervorstehenden Abschnitts derart vergrößert, daß die elektrostatische Kapazität des gestapelten Kondensators SC1 vergrößert wird. Als eine Folge ist eine Vergrößerung in der Höhe des Speicherknotens 14 nicht erforderlich, um die dielektrische Kapazität zu vergrößern. Demzufolge wird die Differenz in der Höhe zwischen dem Speicherzellenabschnitt und dem peri pheren Schaltungsabschnitt verringert, um einen Zustand zu verhindern, in dem der Fokus-Spielraum in der Photolithographie überschritten wird, wodurch die Leitung einfach vorgesehen wird. Zusätzlich ist es, sogar falls die Leitungs schicht in dem Stufenabschnitt vorgesehen ist, möglich, die Verursachung eines Verdrahungsfehlers, wie beispielsweise eine Unterbrechung zu verhindern.

Außerdem ist der Speicherknotenstopfen 13 von dem Speicherknoten 14 ge trennt gebildet und eine Höhe davon kann optional gesetzt sein. Deshalb ist es möglich die elektrostatische Kapazität des gestapelten Kondensators SC1 ge mäß der Höhe des hervorstehenden Abschnitts des Speicherknotenstopfens 13 optional zu setzen, und es ist möglich zu verhindern, daß der hervorstehende Abschnitt des Speicherknotenstopfens 13 übermäßig hoch, um eine Struktur zerbrechlich zu machen, ist.

B. Zweite Ausführungsform B-1. Struktur der Vorrichtung

Fig. 8 ist eine Schnittansicht einer Struktur eines Speicherzellenabschnitts eines Halbleiterspeichers 200 gemäß einer zweiten Ausführungsform der vor liegenden Erfindung.

In Fig. 8 besitzen dieselben Strukturen wie in dem mit Bezug auf Fig. 1 be schriebenen Halbleiterspeicher 100 dieselben Bezugszeichen und ihre wieder holte Beschreibung wird unterlassen.

In Fig. 8 sind zwei Kontaktlöcher 22, die eine Siliziumnitridschicht 11, Zwischenschicht-Isolierschichten 4 und 3 und eine Gateoxidschicht 51 durch dringen, vorgesehen, um die Source-/Drainbereiche 71 und 73 zu erreichen, und ein Leiter ist in den zwei Kontaktlöchern 22 gegraben, wodurch die Form eines Stopfens angenommen wird. Dies wird als ein Speicherknotenstopfen 23 bezeichnet.

Die entsprechenden Speicherknotenstopfen 23 stehen von einer Hauptober fläche der Siliziumnitridschicht 11 hervor, und zwei Bodenspeicherknoten 24 (untere Bodenelektroden) sind vorgesehen, um die hervorstehenden Abschnitte zu bedecken und sich oberhalb bzw. über der Hauptoberfläche der Silizium nitridschicht zu erstrecken. Die zwei Bodenspeicherknoten 24 sind elektrisch mit den Source-/Drainbereichen 71 bzw. 73 verbunden.

Ein Seitenwandspeicherknoten 25 (eine untere Seitenwandelektrode) ist um den Bodenspeicherknoten 24 in engem Kontakt mit einer Endfläche des Boden speicherknotens 24 vorgesehen, um sich in einer im wesentlichen senkrechten Richtung mit Bezug auf die Hauptoberfläche der Siliziumnitridschicht 11 zu erstrecken. Ein Speicherknoten SN1 (eine untere Elektrode) wird durch den Bodenspeicherknoten 24 und den Seitenwandspeicherknoten 25 gebildet. Die angrenzenden Seitenwandspeicherknoten 25 sind voneinander elektrisch ge trennt.

Außerdem ist eine dielektrische Schicht 26 zum Bedecken des Bodenspeicher knotens 24 und des Seitenwandspeicherknotens 25 vorgesehen. Außerdem ist eine Zellenplatte 27 (eine obere Elektrode) zum Bedecken der dielektrischen Schicht 26 vorgesehen. Ein gestapelter Kondensator SC2 wird durch den Bodenspeicherknoten 24, den Seitenwandspeicherknoten 25, die dielektrische Schicht 26 und die Zellenplatte 27 gebildet.

Eine Struktur des gestapelten Kondensators SC2 wird als ein Außentyp (externer Typ) bezeichnet.

B-2. Herstellungsverfahren

Ein Verfahren zum Herstellen des Halbleiterspeichers 200 wird im folgenden mit Bezug auf Fig. 9 bis 17 beschrieben, welche Schnittansichten sind, die die Herstellungsschritte sequentiell zeigen.

Da Schichten, die unter bzw. unterhalb einer Siliziumnitridschicht 11 vorge sehen sind, in denselben Schritten wie in dem Prozeß des Herstellens des mit Bezug auf Fig. 2 beschriebenen Halbleiterspeichers 100 gebildet werden, wird ihre Beschreibung unterlassen.

Wie in Fig. 9 gezeigt ist, wird zuerst die Siliziumnitridschicht 11 mit einer Dicke von ungefähr 50 nm auf einer Zwischenschicht-Isolierschicht 4 durch z. B. ein CVD-Verfahren gebildet, und außerdem wird eine TEOS-Oxidschicht mit einer Dicke von ungefähr 1000 bis 2000 nm auf der Siliziumnitridschicht 11 gebildet. Auf diese Weise wird eine Isolierschicht 6 erhalten.

Als nächstes wird ein Kontaktloch 22 gebildet, um die Source-/Drainbereiche 71 und 73 durch die Isolierschicht 6, die Siliziumnitridschicht 11, die Zwischenschicht-Isolierschichten 4 und 3 und eine Gateoxidschicht 51 zu errei chen. Dann wird eine dotierte Polysiliziumschicht 231 mit einem in einer hohen Konzentration implantierten Dotierstoff auf der Isolierschicht 6 durch z. B. das CVD-Verfahren gebildet, und wird in dem Kontaktloch 22 begraben. Dotiertes amorphes Silizium kann anstelle des dotierten Polysiliziums benutzt werden.

In dem in Fig. 10 gezeigten Schritt wird nachfolgend die dotierte Polysilizium schicht 231, die auf der Isolierschicht 6 vorgesehen ist, durch Ätzen entfernt, und es wird verursacht, daß die dotierte Polysiliziumschicht 231 in dem Kon taktloch 22 verbleibt, wodurch ein Speicherknotenstopfen 23 gebildet wird.

In dem in Fig. 11 gezeigten Schritt wird dann die Isolierschicht 6 durch Ätzen entfernt, um die Siliziumnitridschicht 11 vollständig freizulegen.

Das Ätzen wird wie folgt ausgeführt. Die Ätzbedingungen werden derart ge setzt, daß ein Ätz-Selektionsverhältnis der Isolierschicht 6 (TEOS-Oxid schicht) zu der Siliziumnitridschicht 11 gleich oder größer als 10 ist, und die Siliziumnitridschicht 11 wird als ein Ätzstopper verwendet.

Beim Ätzen wird der Speicherknotenstopfen 23 nicht geätzt, sondern steht von einer Oberfläche der Silizumnitridschicht 11 durch bzw. in einer Dicke der Iso lierschicht 6 hervor.

In dem in Fig. 12 gezeigten Schritt wird als nächstes eine dotierte Polysilizi umschicht 241 mit einer Dicke von ungefähr 50 bis 100 nm, in die ein Dotier stoff mit einer hohen Konzentration implantiert ist bzw. wird, vorgesehen, um die Siliziumnitridschicht 11 und die hervorstehende Oberfläche des Speicher knotenstopfens 23 derart zu bedecken, daß der bedeckte Abschnitt ein hervor stehender Abschnitt ist. Dotiertes amorphes Silizium kann anstelle des dotier ten Polysiliziums benutzt werden.

In dem in Fig. 13 gezeigten Schritt wird nachfolgend eine TEOS-Oxidschicht gebildet, um die dotierte Polysiliziumschicht 241 vollständig zu bedecken, und wird einem Abflachen unterzogen. Demzufolge wird eine Isolierschicht 171 mit einer Dicke von ungefähr 1000 bis 2000 nm gebildet.

In dem in Fig. 14 gezeigten Schritt wird als nächstes eine Resistmaske RM2 mit einem Öffnungsmuster, das eine Größe eines Bodenspeicherknotens 24 be grenzt, auf der Isolierschicht 171 gebildet, und die Isolierschicht 171 und die dotierte Polysiliziumschicht 241 werden selektiv durch Ätzen entfernt. Auf diese Weise wird der Bodenspeicherknoten 24 gebildet.

Das Ätzen wird wie folgt ausgeführt. Die Ätzbedingungen werden derart ge setzt, daß die Ätz-Selektionsverhältnisse der Isolierschicht 171 (TEOS-Oxid schicht) bzw. der dotierten Polysilizumschicht 241 zu der Siliziumnitridschicht 11 gleich oder größer als 10 sind, und die Siliziumnitridschicht 11 wird als ein Ätzstopper benutzt. Die Isolierschicht 171 und die dotierte Polysilizuimschicht 241 können in den getrennten Ätzschritten entfernt werden.

Die Isolierschicht 171 verbleibt auf dem Bodenspeicherknoten 24, wodurch ein Speicherknotenkern 17 gebildet wird, der als ein Kern zum Bilden eines Seitenwandspeicheknotens 25 funktioniert bzw. dient (siehe Fig. 8).

Nachfolgend wird die Resistmaske RM2, die auf dem Speicherknotenkern 17 vorgesehen ist, entfernt. In dem in Fig. 15 gezeigten Schritt wird danach eine dotierte Polysiliziumschicht 251 mit einer Dicke von 20 bis 50 nm, in der ein Dotierstoff mit einer hohen Konzentration implantiert ist, oberhalb bzw. über der gesamten Oberfläche der Silizumnitridschicht 11 durch z. B. das CVD-Ver fahren gebildet. Die dotierte Polysilizumschicht 251 wird auch auf einer Seitenoberfläche und einem oberen Abschnitt des Speicherknotenkerns 17 ge bildet. Dotiertes amorphes Silizium kann anstelle des dotierten Polysiliziums benutzt werden.

In dem in Fig. 16 gezeigten Schritt wird als nächstes die dotierte Polysilizium schicht 251 selektiv durch anisotropes Ätzen, wie beispielsweise ein durch Ionen unterstütztes Ätzen entfernt. In diesem Fall wird die dotierte Poly silizumschicht 251, die auf dem Speicherknotenkern 17 und der Siliziumschicht 11 vorgesehen ist, entfernt, und verbleibt als ein Speicherknoten 25 auf der Seitenoberfläche des Speicherknotenkerns 17.

Dann wird der Speicherknotenkern 17 durch isotropes Ätzen, wie beispiels weise Naßätzen entfernt. Demzufolge wird eine Siliziumoxidschicht in einer Dicke von z. B. ungefähr 10 nm vorgesehen, um den Bodenspeicherknoten 24 und den Seitenwandspeicherknoten 25 zu bedecken, wodurch eine dielektrische Schicht 26 wie in Fig. 17 gezeigt gebildet wird. Der Speicherknotenkern 17 kann durch Trockenätzen entfernt werden.

Danach wird eine dotierte Polysiliziumschicht mit einer Dicke von 100 bis un gefähr 150 nm, in der ein Dotierstoff mit einer hohen Konzentration implantiert ist bzw. wird, vorgesehen, um die dielektrische Schicht 26 zu bedecken, wo durch eine Zellenplatte 27 gebildet wird. Auf diese Weise wird die Struktur des in Fig. 8 gezeigten Halbleiterspeichers 200 erhalten.

Während die obige Beschreibung für das Beispiel gegeben wurde, in dem der hervorstehende Speicherknotenstopfen 23 mit der dotierten Polysiliziumschicht 241 und weiterhin mit der Isolierschicht 171 derart bedeckt ist, daß die Höhe des hervorstehenden Abschnitts des Bodenspeicherknotens 24 kleiner ist als derjenige des Seitenwandspeicherknotens 25, kann die Höhe des hervorstehen den Abschnittes des Bodenspeicherknotens 24 auch so gesetzt werden, daß sie fast gleich derjenigen des Seitenwandspeicherknotens 25 ist, abhängig von einem Weg des Bildens der Isolierschicht 171. Jedoch ist eine kleinere Höhe für eine Stärke des Speicherknotenstopfens 23 vorteilhaft.

B-3. Wirkungsweise und Effekt

In dem oben erwähnten Halbleiterspeicher 200 steht der Speicherknotenstopfen 23, der mit dem Source-/Drainbereich verbunden werden soll, von der Ober fläche der Siliziumnitridschicht 11 hervor, und der Bodenspeicherknoten 24 ist gebildet, um den hervorstehenden Abschnitt derart zu bedecken, daß der be deckte Abschnitt ein hervorstehender Abschnitt ist. Deshalb wird die Fläche der Oberfläche des Speicherknotens SN einschließlich des Seitenwandspeicher knotens 25 durch das Vorhandensein des vorstehenden Abschnittes vergrößert. Demzufolge wird die elektrostatische Kapazität des gestapelten Kondensators SC2 vergrößert. Als eine Folge ist eine Vergrößerung der Höhe des Speicher knotens nicht erforderlich, um die elektrostatische Kapazität zu vergrößern. Auf diese Weise wird die Differenz in der Höhe zwischen dem Speicherzellen abschnitt und dem peripheren Schaltungsabschnitt verringert, um einen Zustand zu verhindern, in dem der Fokus-Spielraum in der Photolithographie über schritten wird, wodurch auf einfache Weise die Verdrahtung vorgesehen wird. Zusätzlich ist es, sogar falls die Verdrahtungsschicht in dem Stufenabschnitt vorgesehen ist, möglich, die Verursachung eines Verdrahtungsfehlers, wie beispielsweise eine Unterbrechung zu verhindern.

Außerdem ist der Speicherknotenstopfen 23 getrennt von dem Bodenspeicher knoten 24 gebildet, und eine Höhe davon kann optional gesetzt sein. Deshalb ist es möglich, die elektrostatische Kapazität des gestapelten Kondensators SC2 gemäß der Höhe des gestapelten Abschnittes des Speicherknotenstopfens 23 optional zu setzen, und es ist möglich, zu verhindern, daß der vorstehende Abschnitt des Speicherknotenstopfens 23 übermäßig hoch zum Erzeugen einer zerbrechlichen Struktur ist.

Claims

1. Halbleiterspeicher mit einem gestapelten Kondensator (SC1, SC2) mit:
einer unteren Elektrode (14, SN), die auf einer unterhalb liegenden Schicht vorgesehen ist, die auf einem Halbleitersubstrat gebildet ist;
einer dielektrischen Schicht (15, 26), die zum Bedecken der unteren Elektrode vorgesehen ist; und
einer oberen Elektrode (16, 27), die zum Bedecken der dielektrischen Schicht vorgesehen ist,
wobei die untere Elektrode elektrisch mit dem Halbleitersubstrat durch einen Leiterstopfen (13, 23) verbunden ist, von dem ein Ende mit dem Halbleiter substrat verbunden ist und der derart durch die unterhalb liegende Schicht vor gesehen ist, daß die Seite des anderen Endes von der unterhalb liegenden Schicht hervorsteht, und
die untere Elektrode zum Bedecken eines ersten hervorstehenden Abschnittes des Stopfens vorgesehen ist und den bedeckten Abschnitt als einen zweiten hervorstehenden Abschnitt besitzt.

2. Halbleiterspeicher nach Anspruch 1, bei dem der gestapelte Kondensator in einer Öffnung (OP1) vorgesehen ist, welche eine Isolierschicht (5), die auf der unterhalb liegenden Schicht vorgesehen ist, durchdringt, und derart gebil det ist, daß eine Oberfläche der unterhalb liegenden Schicht eine Bodenfläche ist,
der Stopfen von der Bodenfläche hervorsteht, und
die untere Elektrode (14) vorgesehen ist, um die Bodenfläche und eine Wandoberfläche der Öffnung zu bedecken.

3. Halbleiterspeicher nach Anspruch 1 oder 2, bei dem der Stopfen derart vorgesehen ist, daß eine Höhe des ersten hervorstehenden Abschnittes kleiner ist als diejenige der Wandoberfläche der Öffnung.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei der die untere Elektrode (SN) aufweist:
eine untere Bodenelektrode (24), die den zweiten hervorstehenden Abschnitt aufweist und einen zentralen Teil der unteren Elektrode bildet; und
eine untere Seitenwandelektrode (25), die zum Umgeben eines peripheren Ab schnitts der unteren Bodenelektrode vorgesehen ist und sich in eine senkrechte Richtung mit Bezug auf eine Hauptoberfläche der unterhalb liegenden Schicht erstreckt.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, bei dem der Stop fen derart vorgesehen ist, daß eine Höhe des ersten hervorstehenden Abschnit tes kleiner ist als diejenige der unteren Seitenwandelektrode.

6. Verfahren zum Herstellen eines Halbleiterspeichers mit einem gestapelten Kondensator (SC1) mit einer unteren Elektrode (14), die auf einer auf einem Halbleitersubstrat gebildeten unterhalb liegenden Schicht vorgesehen ist, einer dielektrischen Schicht (15), die zum Bedecken der unteren Elektrode vorge sehen ist, und einer oberen Elektrode (16), die zum Bedecken der dielek trischen Schicht vorgesehen ist, mit den Schritten:

a) Vorbereiten der unterhalb liegenden Schicht und Bilden einer Isolier schicht (5) auf der unterhalb liegenden Schicht;
b) Bilden eines Kontaktloches (12), das die unterhalb liegende Schicht und die Isolierschicht durchdringt, um das Halbleitersubstrat zu er reichen;
c) Bilden eines Leiterstopfens (13), um das Kontaktloch derart zu füllen, daß ein Ende davon elektrisch mit dem Halbleitersubstrat verbunden ist;
d) Selektives Entfernen der Isolierschicht, wodurch eine Öffnung (OP1) gebildet wird, in der eine Oberfläche der unterhalb liegenden Schicht eine Bodenfläche ist und die Seite des anderen Endes des Stopfens von der Bodenfläche hervorsteht; und
e) Bedecken der Bodenfläche, einer Wandoberfläche der Öffnung und eines ersten hervorstehenden Abschnittes des Stopfens mit einer Leiterschicht,

wodurch die untere Elektrode gebildet wird, in der ein Abschnitt, der den ersten hervorstehenden Abschnitt des Stopfens bedeckt, ein zweiter hervorstehender Abschnitt ist.

7. Verfahren zum Herstellen eines Halbleiterspeichers nach Anspruch 6, bei dem der Schritt (c) den Schritt des Ätzens des Stopfens aufweist, bis das andere Ende in dem Kontaktloch vertieft ist.

8. Verfahren zum Herstellen eines Halbleiterspeichers nach Anspruch 6 oder 7, bei dem der Schritt (a) die Schritte aufweist:
Vorbereiten der unterhalb liegenden Schicht mit einer Siliziumnitridschicht (11) als eine oberste Schicht; und
Bilden der Isolierschicht aus einer Siliziumoxidschicht, und wobei der Schritt (d) den Schritt des Entfernens der Isolierschicht durch Ätzen auf weist, wobei
die Siliziumnitridschicht als ein Ätzstopper während des Entfernens der Isolier schicht benutzt wird.

9. Verfahren zum Herstellen eines Halbleiterspeichers mit einem gestapelten Kondensator (SC2) mit einer unteren Elektrode (SN) die auf einer auf einem Halbleitersubstrat gebildeten unterhalb liegenden Schicht vorgesehen ist, einer dielektrischen Schicht (26), die zum Bedecken der unterhalb liegenden Elek trode vorgesehen ist, und einer oberen Elektrode (27) die zum Bedecken der dielektrischen Schicht vorgesehen ist, mit den Schritten:

a) Vorbereiten der unterhalb liegenden Schicht und Bilden einer ersten Isolierschicht (6) auf der unterhalb liegenden Schicht;
b) Bilden eines Kontaktloches (22), das die unterhalb liegende Schicht und die erste Isolierschicht durchdringt, um das Halbleitersubstrat zu erreichen;
c) Bilden eines Leiterstopfens (23), um das Kontaktloch derart zu füllen, daß ein Ende davon elektrisch mit dem Halbleitersubstrat verbunden ist;
d) Vollständiges Entfernen der ersten Isolierschicht, wodurch die unter halb liegende Schicht freigelegt wird und die Seite des anderen Endes des Stopfens von der Bodenfläche hervorsteht;
e) Bedecken eines ersten hervorstehenden Abschnitts des Stopfens, wo durch eine erste Leiterschicht (241) gebildet wird, in der der bedeckte Abschnitt ein zweiter hervorstehender Abschnitt ist;
f) Bedecken der ersten Leiterschicht mit einer zweiten Isolierschicht (171) und dann selektives Entfernen der zweiten Isolierschicht und der ersten Leiterschicht derart, daß verursacht wird, daß ein vorbestimmter Ab schnitt der ersten Leiterschicht, die um den ersten hervorstehenden Ab schnitt herum vorgesehen ist, und die zweite Isolierschicht, die auf dem vorbestimmten Abschnitt vorgesehen ist, verbleiben, wodurch eine untere Bodenelektrode (24) gebildet wird, die einen zentralen Teil der unteren Elektrode bildet; und
g) Bilden einer zweiten Leiterschicht (251) zum Bedecken mindestens der unteren Bodenelektrode und der darauf verbleibenden zweiten Isolier schicht und dann Entfernen der zweiten Leiterschicht durch anisotropes Ätzen, um zu verursachen, daß die zweite Leiterschicht auf einer Seiten oberfläche der unteren Bodenelektrode und der darauf verbleibenden zweiten Isolierschicht verbleibt, wodurch eine untere Seitenwandelek trode (25) gebildet wird, die vorgesehen ist, um eine Endfläche der unteren Bodenelektrode zu umgeben und sich in einer im wesentlichen senkrechten Richtung in Bezug auf eine Hauptoberfläche der unterhalb liegenden Schicht zu erstrecken.

10. Verfahren zum Herstellen des Halbleiterspeichers nach Anspruch 9, bei dem der Schritt (f) den Schritt des Setzens einer Dicke der zweiten Isolier schicht gleich oder größer als eine Dicke der ersten Isolierschicht aufweist.

11. Verfahren zum Herstellen eines Halbleiterspeichers nach Anspruch 9 oder 10, bei dem der Schritt (a) die Schritte aufweist:
Vorbereiten der unterhalb liegenden Schicht mit einer Siliziumnitridschicht (11) als eine oberste Schicht; und
Bilden der Isolierschicht aus einer Siliziumoxidschicht, und wobei der Schritt (d) den Schritt des Entfernens der ersten Isolierschicht durch Ätzen aufweist,
die Siliziumnitridschicht als ein Ätzstopper während des Entfernes der ersten Isolierschicht benutzt wird, und
der Schritt (f) den Schritt des Entfernens der zweiten Isolierschicht und der ersten Leiterschicht aufweist,
die Siliziumnitridschicht als ein Ätzstopper während des Entfernens der zwei ten Isolierschicht und der ersten Leiterschicht benutzt wird.