JPH08107187A - 半導体記憶素子及びその製造方法 - Google Patents
半導体記憶素子及びその製造方法Info
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- JPH08107187A JPH08107187A JP6241540A JP24154094A JPH08107187A JP H08107187 A JPH08107187 A JP H08107187A JP 6241540 A JP6241540 A JP 6241540A JP 24154094 A JP24154094 A JP 24154094A JP H08107187 A JPH08107187 A JP H08107187A
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Abstract
(57)【要約】
【目的】 下部電極上にウィンドウを開ける工程をなく
す。 【構成】 シリコン基板２０上に形成された酸化膜２
１、窒化膜２２に開口されたコンタクトホール２３に、
窒化膜２２上から突出するポリシリコンの第１の下部電
極２４が形成されている。第１の下部電極２４の上面上
に、水平方向に延在するポリシリコンの第２の下部電極
２５が形成されている。第２の下部電極２５の周囲を上
下に突起したサイドウォール２６が囲み第３の下部電極
を形成している。サイドウォール２６の下方の突起部と
第２の下部電極２５の下面と第１の下部電極２４の側面
とにより凹型の箱２７ａ及びサイドウォール２６の上方
の突起部と第２の下部電極２５の上面により凹型の箱２
７ｂが形成されている。キャパシタ窒化膜２８が形成さ
れ、さらに上部電極２９が形成されている。
す。 【構成】 シリコン基板２０上に形成された酸化膜２
１、窒化膜２２に開口されたコンタクトホール２３に、
窒化膜２２上から突出するポリシリコンの第１の下部電
極２４が形成されている。第１の下部電極２４の上面上
に、水平方向に延在するポリシリコンの第２の下部電極
２５が形成されている。第２の下部電極２５の周囲を上
下に突起したサイドウォール２６が囲み第３の下部電極
を形成している。サイドウォール２６の下方の突起部と
第２の下部電極２５の下面と第１の下部電極２４の側面
とにより凹型の箱２７ａ及びサイドウォール２６の上方
の突起部と第２の下部電極２５の上面により凹型の箱２
７ｂが形成されている。キャパシタ窒化膜２８が形成さ
れ、さらに上部電極２９が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、高密度ＤＲＡＭ等の半
導体記憶素子の下部電極構造及びその製造方法に関する
ものである。
導体記憶素子の下部電極構造及びその製造方法に関する
ものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；ＳＳＤＭ、１９８９、ＩＥＥＥ、S.Inoue 他著
“A New Stacked Capacitor Cell with Thin Box Struc
tured Storage Node”、Ｐ．１４１−１４４ 図２は、前記文献に記載されたＢｏｘ ＳＴＣ(STacked
Capacitor) の半導体素子の製造方法を示す工程図であ
る。以下、図を参照しつつ従来のＢｏｘ ＳＴＣの製造
方法（１）〜（５）の説明をする。
例えば、次のような文献に記載されるものがあった。 文献；ＳＳＤＭ、１９８９、ＩＥＥＥ、S.Inoue 他著
“A New Stacked Capacitor Cell with Thin Box Struc
tured Storage Node”、Ｐ．１４１−１４４ 図２は、前記文献に記載されたＢｏｘ ＳＴＣ(STacked
Capacitor) の半導体素子の製造方法を示す工程図であ
る。以下、図を参照しつつ従来のＢｏｘ ＳＴＣの製造
方法（１）〜（５）の説明をする。
【０００３】（１） 図２（ａ）の工程 シリコン基板１上にゲート酸化膜２を熱酸化法により形
成した後、化学気相成長（以下、ＣＶＤと呼ぶ）法によ
り、ポリシリコン膜を形成する。その後、ホトリソ・エ
ッチングにより、ポリシリコン膜をパターニングしてト
ランスファーゲート３を形成する。その後、ＣＶＤ法に
より、ＳｉＯ2 ４、Ｓｉ3 Ｎ4 ５、ＳｉＯ2 ６を順次形
成する。 （２） 図２（ｂ）の工程 ホトリソ・エッチングにより、ＳｉＯ2 ６、Ｓｉ3 Ｎ4
５、ＳｉＯ2 ４、ゲート酸化膜２を順次エッチングし
て、コンタクトホールを開口する。その後、ＣＶＤ法に
よりポリシリコン膜７を形成する。 （３） 図２（ｃ）の工程 ＣＶＤ法により、ＳｉＯ2 ８、ポリシリコン膜９、Ｓｉ
Ｏ2 １０を順次形成した後、ホトリソ・エッチングによ
りＳｉＯ2 １０、ポリシリコン膜９、ＳｉＯ2８をパタ
ーニングする。
成した後、化学気相成長（以下、ＣＶＤと呼ぶ）法によ
り、ポリシリコン膜を形成する。その後、ホトリソ・エ
ッチングにより、ポリシリコン膜をパターニングしてト
ランスファーゲート３を形成する。その後、ＣＶＤ法に
より、ＳｉＯ2 ４、Ｓｉ3 Ｎ4 ５、ＳｉＯ2 ６を順次形
成する。 （２） 図２（ｂ）の工程 ホトリソ・エッチングにより、ＳｉＯ2 ６、Ｓｉ3 Ｎ4
５、ＳｉＯ2 ４、ゲート酸化膜２を順次エッチングし
て、コンタクトホールを開口する。その後、ＣＶＤ法に
よりポリシリコン膜７を形成する。 （３） 図２（ｃ）の工程 ＣＶＤ法により、ＳｉＯ2 ８、ポリシリコン膜９、Ｓｉ
Ｏ2 １０を順次形成した後、ホトリソ・エッチングによ
りＳｉＯ2 １０、ポリシリコン膜９、ＳｉＯ2８をパタ
ーニングする。
【０００４】（４） 図２（ｄ）の工程 ＣＶＤ法により、ポリシリコンを形成し、ＳｉＯ2 １
０，８をエッチングのストッパとして、ポリシリコンを
全面をエッチバックして、サイドウォール１１を形成す
る。 （５） 図２（ｅ）の工程 ホトリソ・エッチングにより、ＳｉＯ2 １０、ポリシリ
コン膜９をエッチングして、ウィンドウ１２を開ける。 （６） 図２（ｆ）の工程 ウェットエッチングにより、Ｓｉ3 Ｎ4 ５をエッチング
のストッパとして、ＳｉＯ2 １０、ＳｉＯ2 ８、ＳｉＯ
2 ６を除去して、ポリシリコン膜７の上面とサイドウォ
ール１１とポリシリコン９で構成される箱型の下部電極
を形成する。 （７） 図２（ｇ）の工程 ＣＶＤ法により、Ｓｉ3 Ｎ4 １３を形成して、キャパシ
タ絶縁膜を形成する。その後、ＣＶＤ法により、ポリシ
リコン膜１４を形成して、上部電極を形成する。以上の
ようなキャパシタを構成することにより、下部電極がポ
リシリコン膜７の上面とサイドウォール１１とポリシリ
コン膜９で構成される箱型となり、箱の内部及び外部の
表面をキャパシタとして用いることができるというもの
である。
０，８をエッチングのストッパとして、ポリシリコンを
全面をエッチバックして、サイドウォール１１を形成す
る。 （５） 図２（ｅ）の工程 ホトリソ・エッチングにより、ＳｉＯ2 １０、ポリシリ
コン膜９をエッチングして、ウィンドウ１２を開ける。 （６） 図２（ｆ）の工程 ウェットエッチングにより、Ｓｉ3 Ｎ4 ５をエッチング
のストッパとして、ＳｉＯ2 １０、ＳｉＯ2 ８、ＳｉＯ
2 ６を除去して、ポリシリコン膜７の上面とサイドウォ
ール１１とポリシリコン９で構成される箱型の下部電極
を形成する。 （７） 図２（ｇ）の工程 ＣＶＤ法により、Ｓｉ3 Ｎ4 １３を形成して、キャパシ
タ絶縁膜を形成する。その後、ＣＶＤ法により、ポリシ
リコン膜１４を形成して、上部電極を形成する。以上の
ようなキャパシタを構成することにより、下部電極がポ
リシリコン膜７の上面とサイドウォール１１とポリシリ
コン膜９で構成される箱型となり、箱の内部及び外部の
表面をキャパシタとして用いることができるというもの
である。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶素子及びその製造方法においては、次のよう
な課題があった。図２（ｃ）の工程で形成したＳｉＯ2
１０及びポリシリコン膜９を、図２（ｅ）の工程におい
てホトリソ・エッチングによってウィンドウ１２を開け
る必要がある。このために、ホトリソ・エッチング工程
が１回ずつ増えるという問題点があった。また、半導体
記憶素子の高集積化に伴い、下部電極上に微細なウィン
ドウ１２を形成することが、段差がある場合などでは特
に困難になるという問題点があった。
半導体記憶素子及びその製造方法においては、次のよう
な課題があった。図２（ｃ）の工程で形成したＳｉＯ2
１０及びポリシリコン膜９を、図２（ｅ）の工程におい
てホトリソ・エッチングによってウィンドウ１２を開け
る必要がある。このために、ホトリソ・エッチング工程
が１回ずつ増えるという問題点があった。また、半導体
記憶素子の高集積化に伴い、下部電極上に微細なウィン
ドウ１２を形成することが、段差がある場合などでは特
に困難になるという問題点があった。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、下部電極と該下部電極を覆うキャパ
シタ絶縁膜と該キャパシタ絶縁膜を覆う上部電極とを備
えた半導体記憶素子において、以下の構成としている。
すなわち、前記下部電極は、導電体上に形成された絶縁
膜に開口されたコントクトホールに形成され、前記絶縁
膜上から突出する第１の下部電極と、前記第１の下部電
極上に形成され、水平方向に延在する第２の下部電極
と、前記第２の下部電極の周囲に形成され、上下に突起
するサイドウォールの第３の下部電極とで構成し、前記
下部電極の上面部及び下面部に凹型の箱を設けている。
第２の発明は、第１の発明の下部電極の上面部の凹型の
箱内に、第１の発明の第２の下部電極上から突出する第
４の下部電極を設けている。第３の発明は、下部電極と
該下部電極を覆うキャパシタ絶縁膜と該キャパシタ絶縁
膜を覆う上部電極とを備えた半導体記憶素子の製造方法
において、以下の工程を順に施す。すなわち、導電体上
に形成された絶縁膜上に第１のストッパ窒化膜、第１の
犠牲酸化膜、第２のストッパ窒化膜、第２の犠牲酸化膜
を順次堆積する工程と、前記下部電極形成予定領域にコ
ンタクトホールを開口する工程とを順に施す。そして、
ポリシリコン膜、第３の犠牲酸化膜を順次生成する工程
と、前記第２のストッパ窒化膜をエッチングのストッパ
として、前記第３の犠牲酸化膜、ポリシリコン膜、及び
第２の犠牲酸化膜をパターニングする工程と、前記第３
の犠牲酸化膜、ポリシリコン膜及び第２の犠牲酸化膜の
側壁にポリシリコンのサイドウォールを形成する工程
と、前記第２のストッパ窒化膜を除去する工程と、前記
第３、第２、第１の犠牲酸化膜を除去して、前記下部電
極を形成する工程とを、順に施す。
を解決するために、下部電極と該下部電極を覆うキャパ
シタ絶縁膜と該キャパシタ絶縁膜を覆う上部電極とを備
えた半導体記憶素子において、以下の構成としている。
すなわち、前記下部電極は、導電体上に形成された絶縁
膜に開口されたコントクトホールに形成され、前記絶縁
膜上から突出する第１の下部電極と、前記第１の下部電
極上に形成され、水平方向に延在する第２の下部電極
と、前記第２の下部電極の周囲に形成され、上下に突起
するサイドウォールの第３の下部電極とで構成し、前記
下部電極の上面部及び下面部に凹型の箱を設けている。
第２の発明は、第１の発明の下部電極の上面部の凹型の
箱内に、第１の発明の第２の下部電極上から突出する第
４の下部電極を設けている。第３の発明は、下部電極と
該下部電極を覆うキャパシタ絶縁膜と該キャパシタ絶縁
膜を覆う上部電極とを備えた半導体記憶素子の製造方法
において、以下の工程を順に施す。すなわち、導電体上
に形成された絶縁膜上に第１のストッパ窒化膜、第１の
犠牲酸化膜、第２のストッパ窒化膜、第２の犠牲酸化膜
を順次堆積する工程と、前記下部電極形成予定領域にコ
ンタクトホールを開口する工程とを順に施す。そして、
ポリシリコン膜、第３の犠牲酸化膜を順次生成する工程
と、前記第２のストッパ窒化膜をエッチングのストッパ
として、前記第３の犠牲酸化膜、ポリシリコン膜、及び
第２の犠牲酸化膜をパターニングする工程と、前記第３
の犠牲酸化膜、ポリシリコン膜及び第２の犠牲酸化膜の
側壁にポリシリコンのサイドウォールを形成する工程
と、前記第２のストッパ窒化膜を除去する工程と、前記
第３、第２、第１の犠牲酸化膜を除去して、前記下部電
極を形成する工程とを、順に施す。
【０００７】第４の発明は、第１の発明と同様の半導体
素子の製造方法において、以下の工程を順に施す。すな
わち、導電体上に形成された層間絶縁膜上に第１のスト
ッパ窒化膜、第１の犠牲酸化膜、第２のストッパ窒化
膜、第２の犠牲酸化膜、第１のポリシリコン膜、第３の
犠牲酸化膜を順次堆積する工程と、前記下部電極形成予
定領域にコンタクトホールを開口する工程と、を順に施
す。そして、前記コンタクトホールが完全に埋め込まれ
るように第２のポリシリコン膜を形成する工程と、前記
第３の犠牲酸化膜をエッチングのストッパとして、前記
第２のポリシリコン膜をエッチバックする工程と、前記
第２のストッパ窒化膜をエッチングのストッパとして、
前記第３の犠牲酸化膜、前記第１のポリシリコン膜、前
記第２の犠牲酸化膜をパターニングする工程と、前記第
３の犠牲酸化膜、前記第１のポリシリコン膜、前記第２
の犠牲酸化膜の側壁にポリシリコンのサイドウォールを
形成する工程と、前記第２のストッパ窒化膜を除去する
工程と、前記第１のストッパ窒化膜をエッチングのスト
ッパとして、前記第３，第２，第１の犠牲酸化膜を除去
して、前記下部電極を形成する工程とを、順に施す。
素子の製造方法において、以下の工程を順に施す。すな
わち、導電体上に形成された層間絶縁膜上に第１のスト
ッパ窒化膜、第１の犠牲酸化膜、第２のストッパ窒化
膜、第２の犠牲酸化膜、第１のポリシリコン膜、第３の
犠牲酸化膜を順次堆積する工程と、前記下部電極形成予
定領域にコンタクトホールを開口する工程と、を順に施
す。そして、前記コンタクトホールが完全に埋め込まれ
るように第２のポリシリコン膜を形成する工程と、前記
第３の犠牲酸化膜をエッチングのストッパとして、前記
第２のポリシリコン膜をエッチバックする工程と、前記
第２のストッパ窒化膜をエッチングのストッパとして、
前記第３の犠牲酸化膜、前記第１のポリシリコン膜、前
記第２の犠牲酸化膜をパターニングする工程と、前記第
３の犠牲酸化膜、前記第１のポリシリコン膜、前記第２
の犠牲酸化膜の側壁にポリシリコンのサイドウォールを
形成する工程と、前記第２のストッパ窒化膜を除去する
工程と、前記第１のストッパ窒化膜をエッチングのスト
ッパとして、前記第３，第２，第１の犠牲酸化膜を除去
して、前記下部電極を形成する工程とを、順に施す。
【０００８】
【作用】第１の発明によれば、以上のように半導体記憶
素子を構成したので、この半導体記憶素子のキャパシタ
は、絶縁膜から突起する第１の下部電極の側部と第１の
下部電極と第２の下部電極の下面と第３の下部電極の下
に突起した部分の側面から構成される凹型の箱の内部と
第２の下部電極の上面と第３の下部電極の上に突起した
部分の側面から構成される凹型の箱の内部と第３の下部
電極の残りの表面とによって形成される。第２の発明に
よれば、第１の発明のキャパシタ形成領域に加えて、第
１の発明の上面の凹型の箱内部に設けられた第４の下部
電極の表面がキャパシタとなる。これによって、キャパ
シタの容量が増大するという働きがある。第３の発明に
よれば、第２の犠牲酸化膜上のポリシリコン膜は、水平
方向に延在する。第２，第３の犠牲酸化膜を除去したの
で、サイドウォールは、ポリシリコンの周囲に上下に突
起して形成される。第１，２，３の犠牲酸化膜を除去す
ることによって下部電極は形成される。この半導体記憶
素子の製造方法には、下部電極上にウィンドウを開ける
という工程がなくなる。第４の発明によれば、第１のポ
リシリコン膜の表面と第２のポリシリコン膜の表面との
間は、第３の犠牲酸化膜の膜厚だけ段差が生じる。その
ため、第３の犠牲酸化膜を除去した状態では、第２のポ
リシリコン膜は、第１のポリシリコン膜の表面から突起
する。下部電極の上面の凹型の箱の内部に、この第２の
ポリシリコンの突起部が形成される。
素子を構成したので、この半導体記憶素子のキャパシタ
は、絶縁膜から突起する第１の下部電極の側部と第１の
下部電極と第２の下部電極の下面と第３の下部電極の下
に突起した部分の側面から構成される凹型の箱の内部と
第２の下部電極の上面と第３の下部電極の上に突起した
部分の側面から構成される凹型の箱の内部と第３の下部
電極の残りの表面とによって形成される。第２の発明に
よれば、第１の発明のキャパシタ形成領域に加えて、第
１の発明の上面の凹型の箱内部に設けられた第４の下部
電極の表面がキャパシタとなる。これによって、キャパ
シタの容量が増大するという働きがある。第３の発明に
よれば、第２の犠牲酸化膜上のポリシリコン膜は、水平
方向に延在する。第２，第３の犠牲酸化膜を除去したの
で、サイドウォールは、ポリシリコンの周囲に上下に突
起して形成される。第１，２，３の犠牲酸化膜を除去す
ることによって下部電極は形成される。この半導体記憶
素子の製造方法には、下部電極上にウィンドウを開ける
という工程がなくなる。第４の発明によれば、第１のポ
リシリコン膜の表面と第２のポリシリコン膜の表面との
間は、第３の犠牲酸化膜の膜厚だけ段差が生じる。その
ため、第３の犠牲酸化膜を除去した状態では、第２のポ
リシリコン膜は、第１のポリシリコン膜の表面から突起
する。下部電極の上面の凹型の箱の内部に、この第２の
ポリシリコンの突起部が形成される。
【０００９】
【実施例】第１の実施例 図１（ａ），（ｂ）は本発明の第１の実施例の半導体記
憶素子を示す図であり、特に同図（ａ）は平面図、同図
（ｂ）は断面図である。本第１の実施例の半導体記憶素
子は、従来のＢｏｘ ＳＴＣの半導体記憶素子と異なる
点は、ホトリソ・エッチングによって下部電極上にコン
タクトホールを開口する工程をなくすために、下部電極
の上面を凹型の箱とし、キャパシタの容量を増大するた
めにサイドウォール２６を下にもに突起する形状にし
て、下部電極の下面にも凹型の箱を設けたことである。
図１に示すように、導電体としてのシリコン基板２０上
に形成された絶縁膜として酸化膜２１、窒化膜２２に開
口されたコンタクトホール２３に、窒化膜２２上から突
出するポリシリコンの第１の下部電極２４が形成されて
いる。第１の下部電極２４の上面上に、水平方向に延在
するポリシリコンの第２の下部電極２５が形成されてい
る。第２の下部電極２５の周囲を上下に突起したサイド
ウォール２６が囲み第３の下部電極を形成している。
憶素子を示す図であり、特に同図（ａ）は平面図、同図
（ｂ）は断面図である。本第１の実施例の半導体記憶素
子は、従来のＢｏｘ ＳＴＣの半導体記憶素子と異なる
点は、ホトリソ・エッチングによって下部電極上にコン
タクトホールを開口する工程をなくすために、下部電極
の上面を凹型の箱とし、キャパシタの容量を増大するた
めにサイドウォール２６を下にもに突起する形状にし
て、下部電極の下面にも凹型の箱を設けたことである。
図１に示すように、導電体としてのシリコン基板２０上
に形成された絶縁膜として酸化膜２１、窒化膜２２に開
口されたコンタクトホール２３に、窒化膜２２上から突
出するポリシリコンの第１の下部電極２４が形成されて
いる。第１の下部電極２４の上面上に、水平方向に延在
するポリシリコンの第２の下部電極２５が形成されてい
る。第２の下部電極２５の周囲を上下に突起したサイド
ウォール２６が囲み第３の下部電極を形成している。
【００１０】サイドウォール２６の下方の突起部と第２
の下部電極２５の下面と第１の下部電極２４の側面とに
より凹型の箱２７ａ及びサイドウォール２６の上方の突
起部と第２の下部電極２５の上面により凹型の箱２７ｂ
が形成されている。第１，２，３の下部電極２４，２
５，２６を覆うようにキャパシタ窒化膜２８が形成さ
れ、さらにキャパシタ窒化膜２８を覆うようにポリシリ
コンからなる上部電極２９が形成されている。第１，
２，３の下部電極２４，２５，２６により蓄積電極を構
成し、上部電極２９により、セルプレート電極を構成す
る。この半導体記憶素子のキャパシタ形成部は、下部電
極の下面の箱２７ａの内部と下部電極の上面の箱２７ａ
の内部とサイドウォール２６の外側と下面である。以上
説明したように、本第１の実施例によれば、水平方向に
延在する第２の下部電極２５の周囲に上下に突起するサ
イドウォール２６が形成したので、下部電極の下面及び
上面側に凹型の箱２７ａ，２７ｂを形成することができ
る。そのため、キャパシタの表面積を増大させることが
できるという利点がある。
の下部電極２５の下面と第１の下部電極２４の側面とに
より凹型の箱２７ａ及びサイドウォール２６の上方の突
起部と第２の下部電極２５の上面により凹型の箱２７ｂ
が形成されている。第１，２，３の下部電極２４，２
５，２６を覆うようにキャパシタ窒化膜２８が形成さ
れ、さらにキャパシタ窒化膜２８を覆うようにポリシリ
コンからなる上部電極２９が形成されている。第１，
２，３の下部電極２４，２５，２６により蓄積電極を構
成し、上部電極２９により、セルプレート電極を構成す
る。この半導体記憶素子のキャパシタ形成部は、下部電
極の下面の箱２７ａの内部と下部電極の上面の箱２７ａ
の内部とサイドウォール２６の外側と下面である。以上
説明したように、本第１の実施例によれば、水平方向に
延在する第２の下部電極２５の周囲に上下に突起するサ
イドウォール２６が形成したので、下部電極の下面及び
上面側に凹型の箱２７ａ，２７ｂを形成することができ
る。そのため、キャパシタの表面積を増大させることが
できるという利点がある。
【００１１】第２の実施例 図３（ａ），（ｂ）は本発明の第２の実施例の半導体記
憶素子を示す図であり、特に同図（ａ）は平面図、同図
（ｂ）は断面図であり、図１中の要素と共通の要素には
同じ符号を付している。本第２の実施例の半導体記憶素
子が第１の実施例の半導体記憶素子と異なる点は、コン
タクトホール２３上に位置する第２の下部電極２５上に
ポリシリコンの第４の下部電極３１を形成したことであ
る。図３に示すように、導電体としてのシリコン基板２
０上に形成された絶縁膜として酸化膜２１、窒化膜２２
に開口されたコンタクトホール２３に、窒化膜２２上か
ら突出するポリシリコンの第１の下部電極２４が形成さ
れている。第１の下部電極２４の上面上に、水平方向に
延在するポリシリコンの第２の下部電極２５が形成され
ている。第２の下部電極２５の周囲を上下に突起したサ
イドウォール２６が囲み第３の下部電極を形成してい
る。コンタクトホール２３上に位置する第２の下部電極
２５上にポリシリコンの第４の下部電極３１が形成され
ている。サイドウォール２６の下方の突起部と第２の下
部電極２５の下面と第１の下部電極２４の側面とにより
凹型の箱２７ａ、サイドウォール２６の上方の突起部と
第２の下部電極２５の上面と第４の下部電極３１とによ
り凹型の箱３２が形成されている。第１，２，３，４の
下部電極２４，２５，２６，３１を覆うようにキャパシ
タ窒化膜３３が形成され、さらにキャパシタ窒化膜３３
を覆うようにポリシリコンの上部電極３４が形成されて
いる。
憶素子を示す図であり、特に同図（ａ）は平面図、同図
（ｂ）は断面図であり、図１中の要素と共通の要素には
同じ符号を付している。本第２の実施例の半導体記憶素
子が第１の実施例の半導体記憶素子と異なる点は、コン
タクトホール２３上に位置する第２の下部電極２５上に
ポリシリコンの第４の下部電極３１を形成したことであ
る。図３に示すように、導電体としてのシリコン基板２
０上に形成された絶縁膜として酸化膜２１、窒化膜２２
に開口されたコンタクトホール２３に、窒化膜２２上か
ら突出するポリシリコンの第１の下部電極２４が形成さ
れている。第１の下部電極２４の上面上に、水平方向に
延在するポリシリコンの第２の下部電極２５が形成され
ている。第２の下部電極２５の周囲を上下に突起したサ
イドウォール２６が囲み第３の下部電極を形成してい
る。コンタクトホール２３上に位置する第２の下部電極
２５上にポリシリコンの第４の下部電極３１が形成され
ている。サイドウォール２６の下方の突起部と第２の下
部電極２５の下面と第１の下部電極２４の側面とにより
凹型の箱２７ａ、サイドウォール２６の上方の突起部と
第２の下部電極２５の上面と第４の下部電極３１とによ
り凹型の箱３２が形成されている。第１，２，３，４の
下部電極２４，２５，２６，３１を覆うようにキャパシ
タ窒化膜３３が形成され、さらにキャパシタ窒化膜３３
を覆うようにポリシリコンの上部電極３４が形成されて
いる。
【００１２】第１，２，３，４の下部電極２４，２５，
２６，３１により蓄積電極を構成し、上部電極３０によ
り、セルプレート電極を構成する。この半導体記憶素子
のキャパシタ形成部は、下部電極の下面の箱２７ａの内
部と下部電極の上面の箱３２の内部とサイドウォール２
６の外側と下面と第４の下部電極３１の上面および側面
である。本第２の実施例の半導体記憶素子では、第１の
実施例の利点に加え、第４の下部電極３１が突起して存
在するので、キャパシタの表面積がさらに増加して、キ
ャパシタの容積が増大するという利点がある。
２６，３１により蓄積電極を構成し、上部電極３０によ
り、セルプレート電極を構成する。この半導体記憶素子
のキャパシタ形成部は、下部電極の下面の箱２７ａの内
部と下部電極の上面の箱３２の内部とサイドウォール２
６の外側と下面と第４の下部電極３１の上面および側面
である。本第２の実施例の半導体記憶素子では、第１の
実施例の利点に加え、第４の下部電極３１が突起して存
在するので、キャパシタの表面積がさらに増加して、キ
ャパシタの容積が増大するという利点がある。
【００１３】図１の半導体記憶素子の製造方法 図４（ａ）〜（ｊ）は、図１の半導体記憶素子の製造方
法を示す工程図である。以下、図を参照しつつ図１の半
導体記憶素子の製造方法（１）〜（１０）の説明をす
る。 （１） 図４（ａ）の工程 シリコン基板４１上にＣＶＤ法により、層間絶縁膜とし
て膜厚３００ｎｍの酸化膜４２、第１のストッパ窒化膜
として膜厚１０ｎｍの窒化膜４３、膜厚５０ｎｍの第１
の犠牲酸化膜４４、第２のストッパ窒化膜として膜厚１
０ｎｍの窒化膜４５、膜厚１００ｎｍの第２の犠牲酸化
膜４６を順次堆積する。 （２） 図４（ｂ）の工程 ホトリソ・エッチングにより、下部電極形成領域にコン
タクトホール４７を開口する。 （３） 図４（ｃ）の工程 ＣＶＤ法により、コンタクトホール４７を埋め込むよう
に膜厚１５０ｎｍ〜２００ｎｍのポリシリコン膜４８を
生成する。次に、砒素などの不純物をドープし、活性化
アニールを行う。
法を示す工程図である。以下、図を参照しつつ図１の半
導体記憶素子の製造方法（１）〜（１０）の説明をす
る。 （１） 図４（ａ）の工程 シリコン基板４１上にＣＶＤ法により、層間絶縁膜とし
て膜厚３００ｎｍの酸化膜４２、第１のストッパ窒化膜
として膜厚１０ｎｍの窒化膜４３、膜厚５０ｎｍの第１
の犠牲酸化膜４４、第２のストッパ窒化膜として膜厚１
０ｎｍの窒化膜４５、膜厚１００ｎｍの第２の犠牲酸化
膜４６を順次堆積する。 （２） 図４（ｂ）の工程 ホトリソ・エッチングにより、下部電極形成領域にコン
タクトホール４７を開口する。 （３） 図４（ｃ）の工程 ＣＶＤ法により、コンタクトホール４７を埋め込むよう
に膜厚１５０ｎｍ〜２００ｎｍのポリシリコン膜４８を
生成する。次に、砒素などの不純物をドープし、活性化
アニールを行う。
【００１４】（４） 図４（ｄ）の工程 ＣＶＤ法により、膜厚１００ｎｍの第３の犠牲酸化膜４
９を生成する。 （５） 図４（ｅ）の工程 ホトリソ・エッチングにより、第３の犠牲酸化膜４９、
ポリシリコン膜４８、第２の犠牲酸化膜４６をパターニ
ングする。 （６） 図４（ｆ）の工程 ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜５０
を生成する。 （７） 図４（ｇ）の工程 第３の犠牲酸化膜４９と窒化膜４５をエッチングのスト
ッパとして、ポリシリコン膜４０をエッチバックして、
ポリシリコン膜５０を生成し、サイドウォール５０ａを
形成する。 （８） 図４（ｈ）の工程 １７５℃の熱燐酸処理により、窒化膜４５を除去して、
第１，２，３の犠牲酸化膜４４，４６，４９を露出す
る。
９を生成する。 （５） 図４（ｅ）の工程 ホトリソ・エッチングにより、第３の犠牲酸化膜４９、
ポリシリコン膜４８、第２の犠牲酸化膜４６をパターニ
ングする。 （６） 図４（ｆ）の工程 ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜５０
を生成する。 （７） 図４（ｇ）の工程 第３の犠牲酸化膜４９と窒化膜４５をエッチングのスト
ッパとして、ポリシリコン膜４０をエッチバックして、
ポリシリコン膜５０を生成し、サイドウォール５０ａを
形成する。 （８） 図４（ｈ）の工程 １７５℃の熱燐酸処理により、窒化膜４５を除去して、
第１，２，３の犠牲酸化膜４４，４６，４９を露出す
る。
【００１５】（９） 図４（ｉ）の工程 窒化膜４３をエッチングのストッパとして、ウェットエ
ッチングにより、第１，第２，第３の犠牲酸化膜４４，
４６，４９の除去を行い、ポリシリコン膜４８の水平方
向に延在する部分の上面側および下面側を露出させ、ポ
リシリコン膜４８とサイドウォール５０ａからなる下部
電極を形成する。この時、サイドウォール５０ａは、第
３の犠牲酸化膜４９の膜厚分上に突起し、第２の犠牲酸
化膜４６の膜厚分下に突起する。サイドウォール５０ａ
の上方への突起部とポリシリコン膜４８の上面によっ
て、下部電極の上面側に凹型の箱が形成され、サイドウ
ォール５０ａの下方への突起部とポリシリコン膜４８の
下面によって、下部電極の下面側に凹型の箱が形成され
る。 （１０） 図４（ｊ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍの窒化膜５１を生成
し、熱酸化して、キャパシタ窒化膜を形成する。次に、
ＣＶＤ法により、セルプレート（上部電極）となるポリ
シリコン５２膜（上部電極）を生成する。以上の工程を
経ることにより、ポリシリコン４８／サイドウォール５
０ａからなる下部電極と窒化膜５１のキャパシタ窒化膜
とポリシリコン膜５２の上部電極で構成される半導体記
憶素子の製造が完了する。以上説明したように、本第実
施例によれば、図２に示すウィンドウ１２を開口するた
めのパターニングが必要なくホトリソ・エッチングの工
程を減らすことができるという利点がある。
ッチングにより、第１，第２，第３の犠牲酸化膜４４，
４６，４９の除去を行い、ポリシリコン膜４８の水平方
向に延在する部分の上面側および下面側を露出させ、ポ
リシリコン膜４８とサイドウォール５０ａからなる下部
電極を形成する。この時、サイドウォール５０ａは、第
３の犠牲酸化膜４９の膜厚分上に突起し、第２の犠牲酸
化膜４６の膜厚分下に突起する。サイドウォール５０ａ
の上方への突起部とポリシリコン膜４８の上面によっ
て、下部電極の上面側に凹型の箱が形成され、サイドウ
ォール５０ａの下方への突起部とポリシリコン膜４８の
下面によって、下部電極の下面側に凹型の箱が形成され
る。 （１０） 図４（ｊ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍの窒化膜５１を生成
し、熱酸化して、キャパシタ窒化膜を形成する。次に、
ＣＶＤ法により、セルプレート（上部電極）となるポリ
シリコン５２膜（上部電極）を生成する。以上の工程を
経ることにより、ポリシリコン４８／サイドウォール５
０ａからなる下部電極と窒化膜５１のキャパシタ窒化膜
とポリシリコン膜５２の上部電極で構成される半導体記
憶素子の製造が完了する。以上説明したように、本第実
施例によれば、図２に示すウィンドウ１２を開口するた
めのパターニングが必要なくホトリソ・エッチングの工
程を減らすことができるという利点がある。
【００１６】図３の半導体記憶素子の製造方法 図５（ａ）〜（ｉ）は、図３の半導体記憶素子の製造方
法を示す工程図である。以下、図を参照しつつ図３の半
導体記憶素子の製造方法（１）〜（９）の説明をする。 （１） 図５（ａ）の工程 シリコン基板６１上にＣＶＤ法により、層間絶縁膜とし
て膜厚３００ｎｍの酸化膜６２、第１のストッパ窒化膜
として膜厚１０ｎｍの窒化膜６３、膜厚５０ｎｍの第１
の犠牲酸化膜６４、第２のストッパ窒化膜として膜厚１
０ｎｍの窒化膜６５、膜厚１００ｎｍの第２の犠牲酸化
膜６６、膜厚１００ｎｍのポリシリコン膜６７、膜厚１
００ｎｍの第３の犠牲酸化膜６８を順次堆積する。 （２） 図５（ｂ）の工程 ホトリソ・エッチングにより、コンタクトホール６９を
開口する。 （３） 図５（ｃ）の工程 ＣＶＤ法により、コンタクトホール６９を埋め込むよう
にポリシリコンを生成した後、エッチバックしてポリシ
リコンプラグ７０を形成する。次に、砒素などの不純物
をドープし、活性化アニールを行う。
法を示す工程図である。以下、図を参照しつつ図３の半
導体記憶素子の製造方法（１）〜（９）の説明をする。 （１） 図５（ａ）の工程 シリコン基板６１上にＣＶＤ法により、層間絶縁膜とし
て膜厚３００ｎｍの酸化膜６２、第１のストッパ窒化膜
として膜厚１０ｎｍの窒化膜６３、膜厚５０ｎｍの第１
の犠牲酸化膜６４、第２のストッパ窒化膜として膜厚１
０ｎｍの窒化膜６５、膜厚１００ｎｍの第２の犠牲酸化
膜６６、膜厚１００ｎｍのポリシリコン膜６７、膜厚１
００ｎｍの第３の犠牲酸化膜６８を順次堆積する。 （２） 図５（ｂ）の工程 ホトリソ・エッチングにより、コンタクトホール６９を
開口する。 （３） 図５（ｃ）の工程 ＣＶＤ法により、コンタクトホール６９を埋め込むよう
にポリシリコンを生成した後、エッチバックしてポリシ
リコンプラグ７０を形成する。次に、砒素などの不純物
をドープし、活性化アニールを行う。
【００１７】（４） 図５（ｄ）の工程 窒化膜６５をエッチングストッパとして、ホトリソ・エ
ッチングを行い、第３の犠牲酸化膜６８、ポリシリコン
膜６７、第２の犠牲酸化膜６６をパターニングする。 （５） 図５（ｅ）の工程 ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜７１
を生成する。 （６） 図５（ｆ）の工程 窒化膜６５をエッチングのストッパとして、ポリシリコ
ン膜７１をエッチバックしてサイドウォール７１ａを形
成する。 （７） 図５（ｇ）の工程 １７５℃の熱燐酸処理により、第２のストッパー窒化膜
６５を除去して、第１，第２，第２の犠牲酸化膜６４，
６６，６８を露出させる。
ッチングを行い、第３の犠牲酸化膜６８、ポリシリコン
膜６７、第２の犠牲酸化膜６６をパターニングする。 （５） 図５（ｅ）の工程 ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜７１
を生成する。 （６） 図５（ｆ）の工程 窒化膜６５をエッチングのストッパとして、ポリシリコ
ン膜７１をエッチバックしてサイドウォール７１ａを形
成する。 （７） 図５（ｇ）の工程 １７５℃の熱燐酸処理により、第２のストッパー窒化膜
６５を除去して、第１，第２，第２の犠牲酸化膜６４，
６６，６８を露出させる。
【００１８】（８） 図５（ｈ）の工程 窒化膜６３をエッチングストッパとして、弗酸水溶液に
よるウェトエッチングにより、第１、第２、第３の犠牲
酸化膜６４，６６，６８の除去を行い、ポリシリコン膜
６７の水平方向に延在する部分の上面側および下面側を
露出させて、下部電極を形成する。この時、サイドウォ
ール７１ａは、第３の犠牲酸化膜６８の膜厚分上に突起
し、第２の犠牲酸化膜６６の膜厚分下に突起する。ま
た、ポリシリコンプラグ７０は、第３の犠牲酸化膜６８
の膜厚分、ポリシリコン膜６７の上面から突起する。サ
イドウォール７１ａの下方への突起部とポリシリコン膜
６７の下面によって下部電極の下面側に凹型の箱が形成
され、サイドウォール７１ａの上方への突起部とポリシ
リコン膜６７の上面とポリシリコンプラグ７０によっ
て、下部電極の上面側に凹型の箱が形成される。 （９） 図５（ｉ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍの窒化膜７２を生成
し、熱酸化して、キャバシタ絶縁膜を形成する。次に、
ＣＶＤ法により、セルプレート（上部電極）となるポリ
シリコン７３を生成する。以上の工程を経ることによ
り、ポリシリコン膜６７／ポリシリコンプラグ７０から
なる上部電極と窒化膜７２のキャパシタ窒化膜とポリシ
リコン膜７３からなる上部電極で構成される半導体記憶
素子の製造が完了する。
よるウェトエッチングにより、第１、第２、第３の犠牲
酸化膜６４，６６，６８の除去を行い、ポリシリコン膜
６７の水平方向に延在する部分の上面側および下面側を
露出させて、下部電極を形成する。この時、サイドウォ
ール７１ａは、第３の犠牲酸化膜６８の膜厚分上に突起
し、第２の犠牲酸化膜６６の膜厚分下に突起する。ま
た、ポリシリコンプラグ７０は、第３の犠牲酸化膜６８
の膜厚分、ポリシリコン膜６７の上面から突起する。サ
イドウォール７１ａの下方への突起部とポリシリコン膜
６７の下面によって下部電極の下面側に凹型の箱が形成
され、サイドウォール７１ａの上方への突起部とポリシ
リコン膜６７の上面とポリシリコンプラグ７０によっ
て、下部電極の上面側に凹型の箱が形成される。 （９） 図５（ｉ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍの窒化膜７２を生成
し、熱酸化して、キャバシタ絶縁膜を形成する。次に、
ＣＶＤ法により、セルプレート（上部電極）となるポリ
シリコン７３を生成する。以上の工程を経ることによ
り、ポリシリコン膜６７／ポリシリコンプラグ７０から
なる上部電極と窒化膜７２のキャパシタ窒化膜とポリシ
リコン膜７３からなる上部電極で構成される半導体記憶
素子の製造が完了する。
【００１９】以上説明したように、本実施例によれば、
図２に示すウィンドウを開口するためのパターニングが
必要なくホトリソ・エッチングの工程を減らすことがで
きると上、ポリシリコンプラグ７０が突起している分キ
ャパシタ容量が増大するという利点がある。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１） 図４中のポリシリコン膜４８、図５中のポリシ
リコン膜６７の上層に粗面ポリシリコンを積層すること
によりさらにキャパシタ容量を増加させることも可能で
ある。また、サイドウォール５０ａ，７１ａを粗面ポリ
シリコンで形成することも可能である。 （２） キャパシタ窒化膜５１，７２を生成する前にＲ
ＴＮ（急速熱窒化）を行うことにより、下部電極とキャ
パシタ絶縁膜の界面に生成する自然酸化膜を抑制するこ
とも可能である。
図２に示すウィンドウを開口するためのパターニングが
必要なくホトリソ・エッチングの工程を減らすことがで
きると上、ポリシリコンプラグ７０が突起している分キ
ャパシタ容量が増大するという利点がある。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１） 図４中のポリシリコン膜４８、図５中のポリシ
リコン膜６７の上層に粗面ポリシリコンを積層すること
によりさらにキャパシタ容量を増加させることも可能で
ある。また、サイドウォール５０ａ，７１ａを粗面ポリ
シリコンで形成することも可能である。 （２） キャパシタ窒化膜５１，７２を生成する前にＲ
ＴＮ（急速熱窒化）を行うことにより、下部電極とキャ
パシタ絶縁膜の界面に生成する自然酸化膜を抑制するこ
とも可能である。
【００２０】
【発明の効果】以上詳細に説明したように、第１〜４の
発明によれば、下部電極の上面部部に凹型の箱を設ける
ようにしたので、下部電極上にホトリソ・エッチングに
よりウィンドウを開ける工程を省くことができる。ま
た、下部電極の下面にも凹型の箱を設け、この箱の内部
にもキャパシタを形成するようにしたので、キャパシタ
容量を増大させることができる。
発明によれば、下部電極の上面部部に凹型の箱を設ける
ようにしたので、下部電極上にホトリソ・エッチングに
よりウィンドウを開ける工程を省くことができる。ま
た、下部電極の下面にも凹型の箱を設け、この箱の内部
にもキャパシタを形成するようにしたので、キャパシタ
容量を増大させることができる。
【図１】本発明の第１の実施例の半導体記憶素子を示す
図である。
図である。
【図２】従来のＢｏｘ ＳＴＣの製造方法を示す工程図
である。
である。
【図３】本発明の第２の実施例の半導体記憶素子を示す
図である。
図である。
【図４】本発明の実施例の図１の半導体記憶素子の製造
方法を示す工程図である。
方法を示す工程図である。
【図５】本発明の実施例の図３の半導体記憶素子の製造
方法を示す工程図である。
方法を示す工程図である。
２１ 酸化膜 ２２ 窒化膜 ２３ コンタクト
ホール ２４ 第１の下部
電極 ２５ 第２の下部
電極 ２６ 第３の下部
電極 ２７ａ，２７ｂ 凹型の箱 ２８，３３ キャパシタ
窒化膜 ２９，３４ 上部電極 ３１ 第４の下部
電極 ４１，６１ シリコン基
板 ４２，６２ 酸化膜 ４３，６３ 第１のスト
ッパ窒化膜 ４４，６４ 第１の犠牲
酸化膜 ４５，６５ 第２のスト
ッパ窒化膜 ４６，６６ 第２の犠牲
酸化膜 ４７，６９ コンタクト
ホール ４８，５０，５２，６７，７０，７２ ポリシリコ
ン膜 ４９，６８ 第３の犠牲
酸化膜 ５０ａ，７１ サイドウォ
ール ５１，７２ 窒化膜
ホール ２４ 第１の下部
電極 ２５ 第２の下部
電極 ２６ 第３の下部
電極 ２７ａ，２７ｂ 凹型の箱 ２８，３３ キャパシタ
窒化膜 ２９，３４ 上部電極 ３１ 第４の下部
電極 ４１，６１ シリコン基
板 ４２，６２ 酸化膜 ４３，６３ 第１のスト
ッパ窒化膜 ４４，６４ 第１の犠牲
酸化膜 ４５，６５ 第２のスト
ッパ窒化膜 ４６，６６ 第２の犠牲
酸化膜 ４７，６９ コンタクト
ホール ４８，５０，５２，６７，７０，７２ ポリシリコ
ン膜 ４９，６８ 第３の犠牲
酸化膜 ５０ａ，７１ サイドウォ
ール ５１，７２ 窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｃ
Claims (4)
- 【請求項１】 下部電極と該下部電極を覆うキャパシタ
絶縁膜と該キャパシタ絶縁膜を覆う上部電極とを備えた
半導体記憶素子において、 前記下部電極は、 導電体上に形成された絶縁膜に開口されたコントクトホ
ールに形成され、前記絶縁膜上から突出する第１の下部
電極と、 前記第１の下部電極上に形成され、水平方向に延在する
第２の下部電極と、 前記第２の下部電極の周囲に形成され、上下に突起する
サイドウォールの第３の下部電極とで構成し、 前記下部電極の上面部及び下面部に凹型の箱を設けたこ
とを特徴とする半導体記憶素子。 - 【請求項２】 前記下部電極の上面部の凹型の箱内に、
前記第２の下部電極上から突出する第４の下部電極を設
けたことを特徴とする請求項１記載の半導体記憶素子。 - 【請求項３】 下部電極と該下部電極を覆うキャパシタ
絶縁膜と該キャパシタ絶縁膜を覆う上部電極とを備えた
半導体記憶素子の製造方法において、 導電体上に形成された絶縁膜上に第１のストッパ窒化
膜、第１の犠牲酸化膜、第２のストッパ窒化膜、第２の
犠牲酸化膜を順次堆積する工程と、 前記下部電極形成予定領域にコンタクトホールを開口す
る工程と、 ポリシリコン膜、第３の犠牲酸化膜を順次生成する工程
と、 前記第２のストッパ窒化膜をエッチングのストッパとし
て、前記第３の犠牲酸化膜、ポリシリコン膜、及び第２
の犠牲酸化膜をパターニングする工程と、 前記第３の犠牲酸化膜、ポリシリコン膜及び第２の犠牲
酸化膜の側壁にポリシリコンのサイドウォールを形成す
る工程と、 前記第２のストッパ窒化膜を除去する工程と、 前記第３、第２、第１の犠牲酸化膜を除去して、前記下
部電極を形成する工程とを、 順に施すことを特徴とする半導体記憶素子の製造方法。 - 【請求項４】 下部電極と該下部電極を覆うキャパシタ
絶縁膜と該キャパシタ絶縁膜を覆う上部電極とを備えた
半導体記憶素子の製造方法において、 導電体上に形成された層間絶縁膜上に第１のストッパ窒
化膜、第１の犠牲酸化膜、第２のストッパ窒化膜、第２
の犠牲酸化膜、第１のポリシリコン膜、第３の犠牲酸化
膜を順次堆積する工程と、 前記下部電極形成予定領域にコンタクトホールを開口す
る工程と、 前記コンタクトホールが完全に埋め込まれるように第２
のポリシリコン膜を形成する工程と、 前記第３の犠牲酸化膜をエッチングのストッパとして、
前記第２のポリシリコン膜をエッチバックする工程と、 前記第２のストッパ窒化膜をエッチングのストッパとし
て、前記第３の犠牲酸化膜、前記第１のポリシリコン
膜、前記第２の犠牲酸化膜をパターニングする工程と、 前記第３の犠牲酸化膜、前記第１のポリシリコン膜、前
記第２の犠牲酸化膜の側壁にポリシリコンのサイドウォ
ールを形成する工程と、 前記第２のストッパ窒化膜を除去する工程と、 前記第１のストッパ窒化膜をエッチングのストッパとし
て、前記第３，第２，第１の犠牲酸化膜を除去して、前
記下部電極を形成する工程とを、 順に施すことを特徴とする半導体記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241540A JPH08107187A (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241540A JPH08107187A (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107187A true JPH08107187A (ja) | 1996-04-23 |
Family
ID=17075880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241540A Withdrawn JPH08107187A (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107187A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331038A (ja) * | 1996-06-07 | 1997-12-22 | Nec Corp | 半導体記憶装置およびその製造方法 |
| KR100448858B1 (ko) * | 1997-12-31 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
-
1994
- 1994-10-05 JP JP6241540A patent/JPH08107187A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331038A (ja) * | 1996-06-07 | 1997-12-22 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US6040215A (en) * | 1996-06-07 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device including memory cell having transistor |
| KR100448858B1 (ko) * | 1997-12-31 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
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