JP2000031430A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
- Publication number
- JP2000031430A JP2000031430A JP11189586A JP18958699A JP2000031430A JP 2000031430 A JP2000031430 A JP 2000031430A JP 11189586 A JP11189586 A JP 11189586A JP 18958699 A JP18958699 A JP 18958699A JP 2000031430 A JP2000031430 A JP 2000031430A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- barrier
- forming
- barrier film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置及びその製造方法を提供す
る。 【解決手段】 コンタクトホールに導電物質が充填され
て形成されたプラグを含んで絶縁膜上に障壁膜が厚く形
成され、障壁膜上にストレージ電極用導電膜が形成され
る。この際、導電膜は障壁膜より相対的に薄く形成され
る。ストレージ電極形成用マスクを使用して導電膜と障
壁膜とを順次にエッチングすることによりプラグと電気
的に接続されるストレージ電極層が形成され、障壁膜と
導電膜との両側壁にストレージ電極用導電膜スペーサが
形成される。このような半導体メモリ装置及びその製造
方法は、ストレージ電極用導電膜を薄く形成し、エッチ
ングがよくできる障壁膜を静電容量確保のため導電膜よ
り相対的に厚く形成することによりストレージ電極形成
のための乾式エッチング時遷移金属のストレージ電極の
側面蒸着が最小化でき、ストレージ電極間のブリッジが
防止できる。
る。 【解決手段】 コンタクトホールに導電物質が充填され
て形成されたプラグを含んで絶縁膜上に障壁膜が厚く形
成され、障壁膜上にストレージ電極用導電膜が形成され
る。この際、導電膜は障壁膜より相対的に薄く形成され
る。ストレージ電極形成用マスクを使用して導電膜と障
壁膜とを順次にエッチングすることによりプラグと電気
的に接続されるストレージ電極層が形成され、障壁膜と
導電膜との両側壁にストレージ電極用導電膜スペーサが
形成される。このような半導体メモリ装置及びその製造
方法は、ストレージ電極用導電膜を薄く形成し、エッチ
ングがよくできる障壁膜を静電容量確保のため導電膜よ
り相対的に厚く形成することによりストレージ電極形成
のための乾式エッチング時遷移金属のストレージ電極の
側面蒸着が最小化でき、ストレージ電極間のブリッジが
防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に関するもであり、より詳しくは高誘電
体（ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ）をキャパシタ誘
電体膜として使用する半導体メモリ装置及びその製造方
法に関するものである。
びその製造方法に関するもであり、より詳しくは高誘電
体（ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ）をキャパシタ誘
電体膜として使用する半導体メモリ装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】最近ダイナミックＲＡＭ製品を具現する
ための最小線幅がクォータマイクロメータ（０．２５μ
ｍ）以下で急激に縮小されている。同一な平面にスタッ
ク型セルキャパシタストレージ電極（ｓｔａｃｋｅｄ−
ｔｙｐｅ ｃｅｌｌ ｃａｐａｃｉｔｏｒ ｓｔｏｒａ
ｇｅ ｅｌｅｃｔｒｏｄｅ）を形成する場合、前記スト
レージ電極のレイアウト（ｌａｙｏｕｔ）はダイナミッ
クＲＡＭセル面積より広まれないのでストレージ電極の
有効面積はレイアウト面積よりはストレージ電極の側面
積に大いに依存される。
ための最小線幅がクォータマイクロメータ（０．２５μ
ｍ）以下で急激に縮小されている。同一な平面にスタッ
ク型セルキャパシタストレージ電極（ｓｔａｃｋｅｄ−
ｔｙｐｅ ｃｅｌｌ ｃａｐａｃｉｔｏｒ ｓｔｏｒａ
ｇｅ ｅｌｅｃｔｒｏｄｅ）を形成する場合、前記スト
レージ電極のレイアウト（ｌａｙｏｕｔ）はダイナミッ
クＲＡＭセル面積より広まれないのでストレージ電極の
有効面積はレイアウト面積よりはストレージ電極の側面
積に大いに依存される。
【０００３】しかし、ストレージ電極の厚さ拡大はダイ
ナミックＲＡＭセルと周辺部（ｐｅｒｉｐｈｅｒｙ）と
の表面段差を広めて後続工程で金属配線（ｍｅｔａｌ
ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を難しくするのでス
タック型ダイナミックＲＡＭセルでストレージ電極の厚
さ拡大には限界がある。従って、高集積化によるセル面
積縮小言い換えれば、表面段差を縮めるためセルキャパ
シタストレージ電極の有効面積縮小はのっぴきならぬ状
況である。
ナミックＲＡＭセルと周辺部（ｐｅｒｉｐｈｅｒｙ）と
の表面段差を広めて後続工程で金属配線（ｍｅｔａｌ
ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を難しくするのでス
タック型ダイナミックＲＡＭセルでストレージ電極の厚
さ拡大には限界がある。従って、高集積化によるセル面
積縮小言い換えれば、表面段差を縮めるためセルキャパ
シタストレージ電極の有効面積縮小はのっぴきならぬ状
況である。
【０００４】一方、最近のダイナミックＲＡＭは低電圧
化されており、電圧差によるデータセンシング（ｄａｔ
ａ ｓｅｎｓｉｎｇ）方法は保ち続くのでダイナミック
ＲＡＭセルのキャパシタ容量は２５−３０ｆＦを必要と
する。だから、ダイナミックＲＡＭの高集積化のためセ
ルキャパシタ誘電体の誘電定数を増大させることに集中
されている。
化されており、電圧差によるデータセンシング（ｄａｔ
ａ ｓｅｎｓｉｎｇ）方法は保ち続くのでダイナミック
ＲＡＭセルのキャパシタ容量は２５−３０ｆＦを必要と
する。だから、ダイナミックＲＡＭの高集積化のためセ
ルキャパシタ誘電体の誘電定数を増大させることに集中
されている。
【０００５】従来のセルキャパシタではシリコン窒化物
（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ 2Ｏ5）等のキャパシ
タ誘電体膜をストレージ電極上に積層させて使用してい
るが、素子の高集積化によりセルキャパシタの誘電体膜
はチタン酸ストロンチウム（ＳｒＴｉＯ3）又はチタン
酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3）
等のバルク（ｂｕｌｋ）誘電率が１００００以上の物質
の活用が知られている。
（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ 2Ｏ5）等のキャパシ
タ誘電体膜をストレージ電極上に積層させて使用してい
るが、素子の高集積化によりセルキャパシタの誘電体膜
はチタン酸ストロンチウム（ＳｒＴｉＯ3）又はチタン
酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3）
等のバルク（ｂｕｌｋ）誘電率が１００００以上の物質
の活用が知られている。
【０００６】ストレージ電極としてポリシリコン膜を使
用する時キャパシタ高誘電体はポリシリコンの界面に低
誘電体膜（ＳｉＯ2）を造り、誘電体膜の漏洩電流を増
加させるので製品の適用時問題が発生される。
用する時キャパシタ高誘電体はポリシリコンの界面に低
誘電体膜（ＳｉＯ2）を造り、誘電体膜の漏洩電流を増
加させるので製品の適用時問題が発生される。
【０００７】従って、このような新しい誘電体膜は既存
のポリシリコン電極で使用しにくいので新しい電極及び
電極構造が要求される。現在ＢＳＴ用電極としてよく知
られた物質には白金（Ｐｔ）、イリジウム（Ｉｒ）、ル
テニウム（Ｒｕ）等の遷移金属（ｔｒａｎｓｉｔｉｏｎ
ｍｅｔａｌ）がある。遷移金属は化学的に安定して酸
化しないのでＢＳＴ形成工程に必要な高温工程を経ても
ＢＳＴとの界面に低誘電層を形成しない。
のポリシリコン電極で使用しにくいので新しい電極及び
電極構造が要求される。現在ＢＳＴ用電極としてよく知
られた物質には白金（Ｐｔ）、イリジウム（Ｉｒ）、ル
テニウム（Ｒｕ）等の遷移金属（ｔｒａｎｓｉｔｉｏｎ
ｍｅｔａｌ）がある。遷移金属は化学的に安定して酸
化しないのでＢＳＴ形成工程に必要な高温工程を経ても
ＢＳＴとの界面に低誘電層を形成しない。
【０００８】図１（Ａ）及び図１（Ｂ）は従来の半導体
メモリ装置及びその製造方法の工程を順次に示す図であ
る。図１（Ａ）を参照すると、従来の半導体メモリ装置
及びその製造方法は、先ず半導体基板１０上にゲート電
極層１３が形成される。ゲート電極層１３を含んで半導
体基板１０上に絶縁膜で酸化膜１４が形成される。酸化
膜１４内にビットラインが形成されている（図示せ
ず）。
メモリ装置及びその製造方法の工程を順次に示す図であ
る。図１（Ａ）を参照すると、従来の半導体メモリ装置
及びその製造方法は、先ず半導体基板１０上にゲート電
極層１３が形成される。ゲート電極層１３を含んで半導
体基板１０上に絶縁膜で酸化膜１４が形成される。酸化
膜１４内にビットラインが形成されている（図示せ
ず）。
【０００９】コンタクトホール形成用マスクを使用して
半導体基板１０の表面が露出される時まで酸化膜１４を
エッチングすることによりストレージ電極コンタクトホ
ール１６が形成される。コンタクトホール１６がポリシ
リコンのような導電物質に充填されて半導体基板１０と
電気的に接続されるストレージ電極コンタクトプラグ１
７が形成される。
半導体基板１０の表面が露出される時まで酸化膜１４を
エッチングすることによりストレージ電極コンタクトホ
ール１６が形成される。コンタクトホール１６がポリシ
リコンのような導電物質に充填されて半導体基板１０と
電気的に接続されるストレージ電極コンタクトプラグ１
７が形成される。
【００１０】プラグ１７を含んで酸化膜１４上に障壁膜
１８が形成される。障壁膜１８はバリウム（Ｂａ）、ス
トロンチウム（Ｓｒ）そして、ルテニウム（Ｒｕ）の中
少なくとも一つを含む酸化物とＴｉＮ，ＴｉＳｉＮ，Ｔ
ｉＡＩＮ，ＴａＳｉＮ，ＴａＡＩＮ，酸化ルテニウム
（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）そして、酸化
ランタンストロンチウムコバルト（ＬＳＣＯ）の中いず
れか一つで形成される。障壁膜１８は５００Åの厚さで
薄く形成される。
１８が形成される。障壁膜１８はバリウム（Ｂａ）、ス
トロンチウム（Ｓｒ）そして、ルテニウム（Ｒｕ）の中
少なくとも一つを含む酸化物とＴｉＮ，ＴｉＳｉＮ，Ｔ
ｉＡＩＮ，ＴａＳｉＮ，ＴａＡＩＮ，酸化ルテニウム
（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）そして、酸化
ランタンストロンチウムコバルト（ＬＳＣＯ）の中いず
れか一つで形成される。障壁膜１８は５００Åの厚さで
薄く形成される。
【００１１】ここで、障壁膜１８はプラグ１７の形成物
質のポリシリコンが酸化されることを防止するための膜
である。障壁膜１８上にストレージ電極用導電膜２０が
形成される。導電膜２０はバリウム、ストロンチウム、
ルテニウムの中少なくとも一つを含む酸化物とルテニウ
ム、白金、イリジウム、酸化イリジウム、酸化ルテニウ
ムそして、酸化ランタンストロンチウムコバルトの中い
ずれか一つで形成される。導電膜２０は２０００Å乃至
４０００Åの厚さ範囲で厚く形成される。
質のポリシリコンが酸化されることを防止するための膜
である。障壁膜１８上にストレージ電極用導電膜２０が
形成される。導電膜２０はバリウム、ストロンチウム、
ルテニウムの中少なくとも一つを含む酸化物とルテニウ
ム、白金、イリジウム、酸化イリジウム、酸化ルテニウ
ムそして、酸化ランタンストロンチウムコバルトの中い
ずれか一つで形成される。導電膜２０は２０００Å乃至
４０００Åの厚さ範囲で厚く形成される。
【００１２】ストレージ電極形成用マスク２２を使用し
て導電膜２０と障壁膜１８を順次にエッチングすること
によりストレージ電極層が形成される。
て導電膜２０と障壁膜１８を順次にエッチングすること
によりストレージ電極層が形成される。
【００１３】一方、導電膜２０上に絶縁膜で酸化膜が形
成される（図示せず）。絶縁膜はエッチバック（ｅｔｃ
ｈ ｂａｃｋ）工程で全面エッチングすることにより障
壁膜１８の両側壁を完全に覆うスペーサが形成される
（図示せず）。スペーサは障壁膜１８がシリコン成分が
含有された物質で形成される時、後続工程で高誘電体膜
の形成時障壁膜１８の酸化を防ぐための膜として使用さ
れる。
成される（図示せず）。絶縁膜はエッチバック（ｅｔｃ
ｈ ｂａｃｋ）工程で全面エッチングすることにより障
壁膜１８の両側壁を完全に覆うスペーサが形成される
（図示せず）。スペーサは障壁膜１８がシリコン成分が
含有された物質で形成される時、後続工程で高誘電体膜
の形成時障壁膜１８の酸化を防ぐための膜として使用さ
れる。
【００１４】その後、導電膜２０上にキャパシタ誘電体
膜２４が形成される（図１（Ｂ））。キャパシタ誘電体
膜２４はチタン酸ストロンチウム（ＳｒＴｉＯ3）とチ
タン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ
3）との中いずれか一つの高誘電体膜で形成される。キ
ャパシタ誘電体膜２４上にキャパシタの上部電極２６が
形成されることによりキャパシタが形成される。
膜２４が形成される（図１（Ｂ））。キャパシタ誘電体
膜２４はチタン酸ストロンチウム（ＳｒＴｉＯ3）とチ
タン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ
3）との中いずれか一つの高誘電体膜で形成される。キ
ャパシタ誘電体膜２４上にキャパシタの上部電極２６が
形成されることによりキャパシタが形成される。
【００１５】前述したような方法で形成されたキャパシ
タとしてレイアウト面積を縮小させ得る。しかし、スト
レージ電極形成のための乾式エッチング時ストレージ電
極の間隔が０．１−０．２μｍ程度のパターンが稠密な
領域で遷移金属は反応性イオンエッチング時揮発性のエ
ッチング副産物生成が難しいのでストレージ電極側面の
下部面に再び蒸着される。従って、ストレージ電極のエ
ッチング断面は上部から底側へ傾斜されて底ではストレ
ージ電極との間隔が顕著に狭くなってストレージ電極の
厚さが厚くなることによりこれら電極の間にブリッジ
（ｂｒｉｄｇｅ）が発生する問題が起こる。
タとしてレイアウト面積を縮小させ得る。しかし、スト
レージ電極形成のための乾式エッチング時ストレージ電
極の間隔が０．１−０．２μｍ程度のパターンが稠密な
領域で遷移金属は反応性イオンエッチング時揮発性のエ
ッチング副産物生成が難しいのでストレージ電極側面の
下部面に再び蒸着される。従って、ストレージ電極のエ
ッチング断面は上部から底側へ傾斜されて底ではストレ
ージ電極との間隔が顕著に狭くなってストレージ電極の
厚さが厚くなることによりこれら電極の間にブリッジ
（ｂｒｉｄｇｅ）が発生する問題が起こる。
【００１６】
【発明が解決しようとする課題】本発明の目的はストレ
ージ電極形成のための遷移金属の乾式エッチングをその
まま保ちながらストレージ電極間のブリッジが防止でき
る半導体メモリ装置及びその製造方法を提供することで
ある。
ージ電極形成のための遷移金属の乾式エッチングをその
まま保ちながらストレージ電極間のブリッジが防止でき
る半導体メモリ装置及びその製造方法を提供することで
ある。
【００１７】
【課題を解決するための手段】前述した目的を達成する
ための本発明によると、半導体メモリ装置の製造方法
は、トランジスタが集積された半導体基板上に絶縁膜を
形成する段階と、コンタクトホール形成用マスクを使用
して半導体基板の表面が露出される時まで絶縁膜をエッ
チングしてコンタクトホールを形成する段階と、コンタ
クトホールに導電物質を充填して半導体基板と電気的に
接続されるプラグを形成する段階と、プラグを含んで絶
縁膜上に第１障壁膜を形成する段階と、第１障壁膜上に
ストレージ電極用第１導電膜を形成する段階と、ストレ
ージ電極用第１導電膜上に第２障壁膜を形成する段階
と、第２障壁膜上にストレージ電極用第２導電膜を形成
し、第２導電膜は第１導電膜より相対的に薄く形成する
段階と、ストレージ電極形成用マスクを使用して第２導
電膜、第２障壁膜、第１導電膜そして、第１障壁膜を順
次にエッチングしてプラグと電気的に接続されるストレ
ージ電極層を形成する段階と、第２導電膜、第２障壁
膜、第１導電膜そして、第１障壁膜の両側壁に障壁金属
スペーサを形成する段階と、障壁金属スペーサの両側壁
にストレージ電極用導電膜スペーサを形成する段階とを
含む。
ための本発明によると、半導体メモリ装置の製造方法
は、トランジスタが集積された半導体基板上に絶縁膜を
形成する段階と、コンタクトホール形成用マスクを使用
して半導体基板の表面が露出される時まで絶縁膜をエッ
チングしてコンタクトホールを形成する段階と、コンタ
クトホールに導電物質を充填して半導体基板と電気的に
接続されるプラグを形成する段階と、プラグを含んで絶
縁膜上に第１障壁膜を形成する段階と、第１障壁膜上に
ストレージ電極用第１導電膜を形成する段階と、ストレ
ージ電極用第１導電膜上に第２障壁膜を形成する段階
と、第２障壁膜上にストレージ電極用第２導電膜を形成
し、第２導電膜は第１導電膜より相対的に薄く形成する
段階と、ストレージ電極形成用マスクを使用して第２導
電膜、第２障壁膜、第１導電膜そして、第１障壁膜を順
次にエッチングしてプラグと電気的に接続されるストレ
ージ電極層を形成する段階と、第２導電膜、第２障壁
膜、第１導電膜そして、第１障壁膜の両側壁に障壁金属
スペーサを形成する段階と、障壁金属スペーサの両側壁
にストレージ電極用導電膜スペーサを形成する段階とを
含む。
【００１８】前述した目的を達成するための本発明によ
ると、半導体メモリ装置は、半導体基板と、半導体基板
上に形成された絶縁膜と、絶縁膜を突き抜いて半導体基
板と電気的に連結されたプラグと、プラグと絶縁膜上に
形成された第１障壁膜と、第１障壁膜上に形成されたス
トレージ電極用第１導電膜と、第１導電膜上に形成され
た第２障壁膜と、第２障壁膜上に薄く形成された第２導
電膜と、第２導電膜、第２障壁膜、第１導電膜そして、
第１障壁膜の両側壁に形成された障壁金属スペーサと、
障壁金属スペーサの両側壁に形成された導電膜スペーサ
とを含む。
ると、半導体メモリ装置は、半導体基板と、半導体基板
上に形成された絶縁膜と、絶縁膜を突き抜いて半導体基
板と電気的に連結されたプラグと、プラグと絶縁膜上に
形成された第１障壁膜と、第１障壁膜上に形成されたス
トレージ電極用第１導電膜と、第１導電膜上に形成され
た第２障壁膜と、第２障壁膜上に薄く形成された第２導
電膜と、第２導電膜、第２障壁膜、第１導電膜そして、
第１障壁膜の両側壁に形成された障壁金属スペーサと、
障壁金属スペーサの両側壁に形成された導電膜スペーサ
とを含む。
【００１９】前述した目的を達成するための本発明によ
ると、半導体メモリ装置の製造方法は、トランジスタが
集積された半導体基板上に絶縁膜を形成する段階と、コ
ンタクトホール形成用マスクを使用して半導体基板の表
面が露出される時まで絶縁膜をエッチングしてコンタク
トホールを形成する段階と、コンタクトホールに導電物
質を充填して半導体基板と電気的に接続されるプラグを
形成する段階と、プラグを含んで絶縁膜上に障壁膜を厚
く形成する段階と、障壁膜上にストレージ電極用導電膜
を形成し、導電膜は障壁膜より相対的に薄く形成する段
階と、ストレージ電極形成用マスクを使用して導電膜と
障壁膜を順次にエッチングしてプラグと電気的に接続さ
れるストレージ電極層を形成する段階と、障壁膜と導電
膜との両側壁にストレージ電極用導電膜スペーサを形成
する段階とを含む。
ると、半導体メモリ装置の製造方法は、トランジスタが
集積された半導体基板上に絶縁膜を形成する段階と、コ
ンタクトホール形成用マスクを使用して半導体基板の表
面が露出される時まで絶縁膜をエッチングしてコンタク
トホールを形成する段階と、コンタクトホールに導電物
質を充填して半導体基板と電気的に接続されるプラグを
形成する段階と、プラグを含んで絶縁膜上に障壁膜を厚
く形成する段階と、障壁膜上にストレージ電極用導電膜
を形成し、導電膜は障壁膜より相対的に薄く形成する段
階と、ストレージ電極形成用マスクを使用して導電膜と
障壁膜を順次にエッチングしてプラグと電気的に接続さ
れるストレージ電極層を形成する段階と、障壁膜と導電
膜との両側壁にストレージ電極用導電膜スペーサを形成
する段階とを含む。
【００２０】前述した目的を達成するための本発明によ
ると、半導体メモリ装置は、半導体基板と、半導体基板
上に形成された絶縁膜と、絶縁膜を突き抜いて半導体基
板と電気的に連結されたプラグと、プラグと絶縁膜上に
形成された障壁膜と、障壁膜上に形成されたストレージ
電極用導電膜と、障壁膜と導電膜との両側壁に形成され
た導電膜スペーサとを含み、障壁膜は導電膜より相対的
に厚い。
ると、半導体メモリ装置は、半導体基板と、半導体基板
上に形成された絶縁膜と、絶縁膜を突き抜いて半導体基
板と電気的に連結されたプラグと、プラグと絶縁膜上に
形成された障壁膜と、障壁膜上に形成されたストレージ
電極用導電膜と、障壁膜と導電膜との両側壁に形成され
た導電膜スペーサとを含み、障壁膜は導電膜より相対的
に厚い。
【００２１】
【発明の実施の形態】図２（Ｃ）及び図３（Ｃ）を参照
すると、本発明の実施形態による新たな半導体メモリ装
置及びその製造方法は、コンタクトホールに導電物質が
充填されて形成されたプラグを含んで絶縁膜上に障壁膜
が厚く形成され、障壁膜上にストレージ電極用導電膜が
形成される。この際、導電膜は障壁膜より相対的に薄く
形成される。ストレージ電極形成用マスクを使用して導
電膜と障壁膜とを順次にエッチングすることによりプラ
グと電気的に接続されるストレージ電極層が形成され、
障壁膜と導電膜との両側壁にストレージ電極用導電膜ス
ペーサが形成される。このような半導体メモリ装置及び
その製造方法は、ストレージ電極用導電膜を薄く形成
し、エッチングがよくできる障壁膜を静電容量確保のた
め導電膜より相対的に厚く形成することによりストレー
ジ電極形成のための乾式エッチング時遷移金属のストレ
ージ電極の側面蒸着が最小化でき、ストレージ電極間の
ブリッジが防止できる。
すると、本発明の実施形態による新たな半導体メモリ装
置及びその製造方法は、コンタクトホールに導電物質が
充填されて形成されたプラグを含んで絶縁膜上に障壁膜
が厚く形成され、障壁膜上にストレージ電極用導電膜が
形成される。この際、導電膜は障壁膜より相対的に薄く
形成される。ストレージ電極形成用マスクを使用して導
電膜と障壁膜とを順次にエッチングすることによりプラ
グと電気的に接続されるストレージ電極層が形成され、
障壁膜と導電膜との両側壁にストレージ電極用導電膜ス
ペーサが形成される。このような半導体メモリ装置及び
その製造方法は、ストレージ電極用導電膜を薄く形成
し、エッチングがよくできる障壁膜を静電容量確保のた
め導電膜より相対的に厚く形成することによりストレー
ジ電極形成のための乾式エッチング時遷移金属のストレ
ージ電極の側面蒸着が最小化でき、ストレージ電極間の
ブリッジが防止できる。
【００２２】以下、図２（Ａ）乃至図２（Ｄ）を参照し
て本発明の第１実施形態を詳細に説明する。図２（Ａ）
乃至図２（Ｄ）は本発明の第１実施形態による半導体メ
モリ装置及びその製造方法の工程を順次に示す図であ
る。図２（Ａ）を参照すると、本発明の実施形態による
半導体メモリ装置及びその製造方法は、先ず半導体基板
１００に活性領域と非活性領域とを定義するための素子
隔離膜が形成される（図示せず）。
て本発明の第１実施形態を詳細に説明する。図２（Ａ）
乃至図２（Ｄ）は本発明の第１実施形態による半導体メ
モリ装置及びその製造方法の工程を順次に示す図であ
る。図２（Ａ）を参照すると、本発明の実施形態による
半導体メモリ装置及びその製造方法は、先ず半導体基板
１００に活性領域と非活性領域とを定義するための素子
隔離膜が形成される（図示せず）。
【００２３】半導体基板１００上にゲート酸化膜を間に
置いてゲート電極層１０３が形成される。ゲート電極層
１０３はポリシリコン１０３ａとシリサイド１０３ｂそ
して、シリコン窒化膜１０３ｃが積層されたゲート電極
の両側壁がシリコン窒化膜スペーサ１０３ｄのような絶
縁膜により取り囲まれるように形成される。
置いてゲート電極層１０３が形成される。ゲート電極層
１０３はポリシリコン１０３ａとシリサイド１０３ｂそ
して、シリコン窒化膜１０３ｃが積層されたゲート電極
の両側壁がシリコン窒化膜スペーサ１０３ｄのような絶
縁膜により取り囲まれるように形成される。
【００２４】ゲート電極層１０３を含んで半導体基板１
００上に層間絶縁のための酸化膜１０４が形成される。
酸化膜１０４内にビットラインが形成されている（図示
せず）。
００上に層間絶縁のための酸化膜１０４が形成される。
酸化膜１０４内にビットラインが形成されている（図示
せず）。
【００２５】より詳しく、ゲート電極層１０３を含んで
半導体基板１００上に平坦な上部表面を有する第１酸化
膜が形成される。第１酸化膜上にビットラインが形成さ
れた後、ビットラインを含んで第１酸化膜上に平坦な上
部表面を有する第２酸化膜が形成される。
半導体基板１００上に平坦な上部表面を有する第１酸化
膜が形成される。第１酸化膜上にビットラインが形成さ
れた後、ビットラインを含んで第１酸化膜上に平坦な上
部表面を有する第２酸化膜が形成される。
【００２６】それから、コンタクトホール形成用マスク
を使用して半導体基板１００の表面が露出される時まで
酸化膜１０４をエッチングすることによりストレージ電
極コンタクトホール１０６が形成される。コンタクトホ
ール１０６が導電物質例えば、ポリシリコンに充填され
た後、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａ
ｌ ｐｏｌｉｓｈｉｎｇ）とエッチバック（ｅｔｃｈ
ｂａｃｋ）工程との中いずれか一つで平坦にエッチング
されて半導体基板１００と電気的に接続されるストレー
ジ電極コンタクトプラグ１０７が形成される。
を使用して半導体基板１００の表面が露出される時まで
酸化膜１０４をエッチングすることによりストレージ電
極コンタクトホール１０６が形成される。コンタクトホ
ール１０６が導電物質例えば、ポリシリコンに充填され
た後、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａ
ｌ ｐｏｌｉｓｈｉｎｇ）とエッチバック（ｅｔｃｈ
ｂａｃｋ）工程との中いずれか一つで平坦にエッチング
されて半導体基板１００と電気的に接続されるストレー
ジ電極コンタクトプラグ１０７が形成される。
【００２７】プラグ１０７を含んで酸化膜１０４上に第
１障壁膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）１０８が形成
される。第１障壁膜１０８は、バリウム、ストロンチウ
ムそして、ルテニウムの中少なくとも一つを含む酸化物
とＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，Ｔａ
ＡＩＮ，酸化ルテニウム、酸化イリジウムそして、酸化
ランタンストロンチウムコバルトの中いずれか一つで形
成される。
１障壁膜（ｂａｒｒｉｅｒ ｌａｙｅｒ）１０８が形成
される。第１障壁膜１０８は、バリウム、ストロンチウ
ムそして、ルテニウムの中少なくとも一つを含む酸化物
とＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，Ｔａ
ＡＩＮ，酸化ルテニウム、酸化イリジウムそして、酸化
ランタンストロンチウムコバルトの中いずれか一つで形
成される。
【００２８】第１障壁膜１０８はプラグ１０７形成用物
質のポリシリコンの酸化を防止するための膜である。
質のポリシリコンの酸化を防止するための膜である。
【００２９】第１障壁膜１０８上にストレージ電極用第
１導電膜１１０が形成される。第１導電膜１１０は比較
的エッチングしやすい物質例えば、ＴｉＮ、ポリシリコ
ン（ｐｏｌｙｓｉｌｉｃｏｎ）そして、ルテニウムの中
いずれか一つで形成される。第１導電膜１１０は１００
０Å乃至１００００Åの厚さ範囲で形成される。
１導電膜１１０が形成される。第１導電膜１１０は比較
的エッチングしやすい物質例えば、ＴｉＮ、ポリシリコ
ン（ｐｏｌｙｓｉｌｉｃｏｎ）そして、ルテニウムの中
いずれか一つで形成される。第１導電膜１１０は１００
０Å乃至１００００Åの厚さ範囲で形成される。
【００３０】その後、第１導電膜１１０上に第２障壁膜
１１２が形成される。第２障壁膜１１２は、バリウム、
ストロンチウムそして、ルテニウムの中少なくとも一つ
を含む酸化物とＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，Ｔａ
ＳｉＮ，ＴａＡＩＮ，酸化ルテニウム、酸化イリジウム
そして、酸化ランタンストロンチウムコバルトの中いず
れか一つで形成される。第２障壁１１２は１００Å乃至
１０００Åの厚さ範囲で形成される。
１１２が形成される。第２障壁膜１１２は、バリウム、
ストロンチウムそして、ルテニウムの中少なくとも一つ
を含む酸化物とＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，Ｔａ
ＳｉＮ，ＴａＡＩＮ，酸化ルテニウム、酸化イリジウム
そして、酸化ランタンストロンチウムコバルトの中いず
れか一つで形成される。第２障壁１１２は１００Å乃至
１０００Åの厚さ範囲で形成される。
【００３１】第２障壁膜１１２上にストレージ電極用第
２導電膜１１４が形成される。第２導電膜１１４は第１
導電膜１１０より相対的に薄く即ち、１００Å乃至１０
００Åの厚さ範囲で形成される。
２導電膜１１４が形成される。第２導電膜１１４は第１
導電膜１１０より相対的に薄く即ち、１００Å乃至１０
００Åの厚さ範囲で形成される。
【００３２】第２導電膜１１４は、バリウム、 ストロン
チウム、ルテニウムの中少なくとも一つを含む酸化物と
ルテニウム、白金、イリジウム、酸化イリジウム、酸化
ルテニウムそして、酸化ランタンストロンチウムコバル
トの中いずれか一つで形成される。
チウム、ルテニウムの中少なくとも一つを含む酸化物と
ルテニウム、白金、イリジウム、酸化イリジウム、酸化
ルテニウムそして、酸化ランタンストロンチウムコバル
トの中いずれか一つで形成される。
【００３３】第２導電膜１１４は後続工程後にも一部残
ってキャパシタ下部電極役割を果たす。そして、第２障
壁膜１１２は第１導電膜１１０が第２導電膜１１４との
反応により酸化されることを防止するための膜である。
ってキャパシタ下部電極役割を果たす。そして、第２障
壁膜１１２は第１導電膜１１０が第２導電膜１１４との
反応により酸化されることを防止するための膜である。
【００３４】その後には、第２導電膜１１４上にマスク
１１６が形成される。マスク１１６は５００Å乃至５０
００Åの厚さ範囲で形成される。
１１６が形成される。マスク１１６は５００Å乃至５０
００Åの厚さ範囲で形成される。
【００３５】図２（Ｂ）において、フォトレジスト膜パ
ターンを使用してマスク１１６をパターニングした後フ
ォトレジスト膜パターンが除去される（図示せず）。フ
ォトレジスト膜パターンは単一層フォトレジスト（ｓｉ
ｎｇｌｅ ｌａｙｅｒ ｒｅｓｉｓｔ：ＳＬＲ）や多層
フォトレジスト（ｍｕｌｔｉ ｌａｙｅｒ ｒｅｓｉｓ
ｔ：ＭＬＲ）の中いずれか一つで形成される。ＳＬＲは
フォトレジスト一層でのみ構成されており、ＭＬＲは下
部フォトレジストと酸化膜そして、上部フォトレジスト
で構成される。ＭＬＲは高集積されたセルのパターンと
の間隔を狭く形成するのが有利である。
ターンを使用してマスク１１６をパターニングした後フ
ォトレジスト膜パターンが除去される（図示せず）。フ
ォトレジスト膜パターンは単一層フォトレジスト（ｓｉ
ｎｇｌｅ ｌａｙｅｒ ｒｅｓｉｓｔ：ＳＬＲ）や多層
フォトレジスト（ｍｕｌｔｉ ｌａｙｅｒ ｒｅｓｉｓ
ｔ：ＭＬＲ）の中いずれか一つで形成される。ＳＬＲは
フォトレジスト一層でのみ構成されており、ＭＬＲは下
部フォトレジストと酸化膜そして、上部フォトレジスト
で構成される。ＭＬＲは高集積されたセルのパターンと
の間隔を狭く形成するのが有利である。
【００３６】パターン化されたマスク１１６を使用して
第２導電膜１１４、第２障壁膜１１２、第１導電膜１１
０そして、第１障壁膜１０８を順次にエッチングするこ
とによりプラグ１０７と電気的に接続されるストレージ
電極層が形成される。
第２導電膜１１４、第２障壁膜１１２、第１導電膜１１
０そして、第１障壁膜１０８を順次にエッチングするこ
とによりプラグ１０７と電気的に接続されるストレージ
電極層が形成される。
【００３７】導電膜１１０，１１４と障壁膜１０８，１
１２とをエッチングする時マスク１１６がエッチングさ
れる。フォトレジスト膜パターンとマスク１１６は乾式
エッチング装備のＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ）とＲＩＢＥ（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｂｅａｍ ｅｔｃｈｉｎｇ）との中いずれか一つで
エッチングされる。
１２とをエッチングする時マスク１１６がエッチングさ
れる。フォトレジスト膜パターンとマスク１１６は乾式
エッチング装備のＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ）とＲＩＢＥ（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｂｅａｍ ｅｔｃｈｉｎｇ）との中いずれか一つで
エッチングされる。
【００３８】マスク１１６はＴｉ又はＴｉＮ膜上に酸化
膜が積層された構造を有し、これを用いて下部に積層さ
れた第２導電膜１１４、第２障壁膜１１２、第１導電膜
１１０そして、第１障壁膜１０８がエッチングされる。
ここで、マスク１１６の酸化膜はＴｉ又はＴｉＮ膜、第
２導電膜１１４、第２障壁膜１１２そして第１導電膜１
１０を順次にエッチングするマスク役割を果たしながら
完全に消耗されてその後Ｔｉ又はＴｉＮ膜は第１障壁膜
１０８をエッチングするマスク役割を果たしながら完全
に消耗される。
膜が積層された構造を有し、これを用いて下部に積層さ
れた第２導電膜１１４、第２障壁膜１１２、第１導電膜
１１０そして、第１障壁膜１０８がエッチングされる。
ここで、マスク１１６の酸化膜はＴｉ又はＴｉＮ膜、第
２導電膜１１４、第２障壁膜１１２そして第１導電膜１
１０を順次にエッチングするマスク役割を果たしながら
完全に消耗されてその後Ｔｉ又はＴｉＮ膜は第１障壁膜
１０８をエッチングするマスク役割を果たしながら完全
に消耗される。
【００３９】この際、第２導電膜１１４、第２障壁膜１
１２、第１導電膜１１０そして、第１障壁膜１０８のエ
ッチング時断面の傾斜度が８０°−９０°を保つように
エッチングすることにより後続工程で高誘電体膜のステ
ップカバレージ（ｓｔｅｐｃｏｖｅｒａｇｅ）を向上さ
せる。
１２、第１導電膜１１０そして、第１障壁膜１０８のエ
ッチング時断面の傾斜度が８０°−９０°を保つように
エッチングすることにより後続工程で高誘電体膜のステ
ップカバレージ（ｓｔｅｐｃｏｖｅｒａｇｅ）を向上さ
せる。
【００４０】図２（Ｂ）を参照すると、第２導電膜１１
４を含んで酸化膜１０４を完全に覆うように第３障壁膜
１１８が形成される。第３障壁膜１１８はスパッタリン
グ（ｓｐｕｔｔｅｒｉｎｇ）方法とＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法との
中いずれか一つで蒸着される。
４を含んで酸化膜１０４を完全に覆うように第３障壁膜
１１８が形成される。第３障壁膜１１８はスパッタリン
グ（ｓｐｕｔｔｅｒｉｎｇ）方法とＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法との
中いずれか一つで蒸着される。
【００４１】スパッタリング方法はストレージ電極の段
差部分でステップカバレージが悪いので第１，第２，第
３そして、第４導電膜の断面の傾きを８０°−９０°程
度で傾斜されて均一に蒸着されなければならない。反
面、ＣＶＤ方法は例えば、ｓｔｒａｎｓｋｉ−ｋｒａｓ
ｔｉｎｏｖｅ ｍｏｄｅで蒸着されるので断面の傾きに
関係無しでステップカバレージが優秀である。従って、
ＣＶＤ方法で蒸着する場合に複合層で構成された導電膜
の断面はほとんど垂直になっても問題がない。
差部分でステップカバレージが悪いので第１，第２，第
３そして、第４導電膜の断面の傾きを８０°−９０°程
度で傾斜されて均一に蒸着されなければならない。反
面、ＣＶＤ方法は例えば、ｓｔｒａｎｓｋｉ−ｋｒａｓ
ｔｉｎｏｖｅ ｍｏｄｅで蒸着されるので断面の傾きに
関係無しでステップカバレージが優秀である。従って、
ＣＶＤ方法で蒸着する場合に複合層で構成された導電膜
の断面はほとんど垂直になっても問題がない。
【００４２】第３障壁膜１１８は第１及び第２障壁膜１
０８，１１２と同一にバリウム、ストロンチウムそし
て、ルテニウムの中いずれか一つを含む酸化物とＴｉ
Ｎ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ, ＴａＡＩ
Ｎ，酸化ルテニウム、酸化イリジウムそして、酸化ラン
タンストロンチウムコバルトの中いずれか一つで形成さ
れる。第３障壁膜１１８は１００Å乃至１０００Åの厚
さ範囲で形成される。
０８，１１２と同一にバリウム、ストロンチウムそし
て、ルテニウムの中いずれか一つを含む酸化物とＴｉ
Ｎ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ, ＴａＡＩ
Ｎ，酸化ルテニウム、酸化イリジウムそして、酸化ラン
タンストロンチウムコバルトの中いずれか一つで形成さ
れる。第３障壁膜１１８は１００Å乃至１０００Åの厚
さ範囲で形成される。
【００４３】図２（Ｃ）において、第２導電膜１１４の
表面が露出される時まで第３障壁膜１１８をエッチバッ
ク工程でエッチングすることにより第２導電膜１１４と
第２障壁膜１１２、第１導電膜１１０そして、第１障壁
膜１０８の両側壁に障壁金属スペーサ１１８ａが形成さ
れる。
表面が露出される時まで第３障壁膜１１８をエッチバッ
ク工程でエッチングすることにより第２導電膜１１４と
第２障壁膜１１２、第１導電膜１１０そして、第１障壁
膜１０８の両側壁に障壁金属スペーサ１１８ａが形成さ
れる。
【００４４】その後、障壁金属スペーサ１１８ａと第２
導電膜１１４を含んで酸化膜１０４上に第３導電膜１２
０が形成される。第３導電膜１２０はバリウム、ストロ
ンチウム、ルテニウムの中いずれか一つを含む酸化物と
ルテニウム、白金、イリジウム、酸化イリジウム、酸化
ルテニウムそして、酸化ランタンストロンチウムコバル
トの中いずれか一つで形成される。
導電膜１１４を含んで酸化膜１０４上に第３導電膜１２
０が形成される。第３導電膜１２０はバリウム、ストロ
ンチウム、ルテニウムの中いずれか一つを含む酸化物と
ルテニウム、白金、イリジウム、酸化イリジウム、酸化
ルテニウムそして、酸化ランタンストロンチウムコバル
トの中いずれか一つで形成される。
【００４５】第３導電膜１２０をエッチバック工程でエ
ッチングすることにより障壁金属スペーサ１１８ａの両
側壁に導電膜スペーサ１２０ａが形成される。従って、
キャパシタ下部電極のストレージ電極が形成される。
ッチングすることにより障壁金属スペーサ１１８ａの両
側壁に導電膜スペーサ１２０ａが形成される。従って、
キャパシタ下部電極のストレージ電極が形成される。
【００４６】ここで、障壁金属スペーサ１１８ａは導電
膜スペーサ１２０ａ上にキャパシタ誘電体膜例えば、Ｂ
ＳＴ酸化膜の蒸着時導電膜スペーサ１２０ａを突き抜い
て入って来る酸素と第１導電膜１１０のシリコンの反応
を抑制するための膜として使用される。
膜スペーサ１２０ａ上にキャパシタ誘電体膜例えば、Ｂ
ＳＴ酸化膜の蒸着時導電膜スペーサ１２０ａを突き抜い
て入って来る酸素と第１導電膜１１０のシリコンの反応
を抑制するための膜として使用される。
【００４７】図２（Ｄ）を参照すると、ストレージ電極
を含んで酸化膜１０４上にキャパシタ誘電体膜１２２が
形成される。キャパシタ誘電体膜１２２はチタン酸バリ
ウムストロンチウムとチタン酸ストロンチウムとの中い
ずれか一つで形成される。キャパシタ誘電体膜１２２は
２００Å乃至１０００Åの厚さ範囲で形成され、スパッ
タリング方法やＣＶＤ方法の中いずれか一つで蒸着され
る。
を含んで酸化膜１０４上にキャパシタ誘電体膜１２２が
形成される。キャパシタ誘電体膜１２２はチタン酸バリ
ウムストロンチウムとチタン酸ストロンチウムとの中い
ずれか一つで形成される。キャパシタ誘電体膜１２２は
２００Å乃至１０００Åの厚さ範囲で形成され、スパッ
タリング方法やＣＶＤ方法の中いずれか一つで蒸着され
る。
【００４８】キャパシタ誘電体膜１２２上にキャパシタ
上部電極１２４が形成される。キャパシタ上部電極１２
４は白金、イリジウム、ルテニウムの中いずれか一つで
あり、１００Å乃至２０００Åの厚さ範囲で形成され
る。上部電極１２４はスパッタリング方法やＣＶＤ方法
の中いずれか一つで蒸着される。従って、高誘電体キャ
パシタが形成される。
上部電極１２４が形成される。キャパシタ上部電極１２
４は白金、イリジウム、ルテニウムの中いずれか一つで
あり、１００Å乃至２０００Åの厚さ範囲で形成され
る。上部電極１２４はスパッタリング方法やＣＶＤ方法
の中いずれか一つで蒸着される。従って、高誘電体キャ
パシタが形成される。
【００４９】ここで、第１及び第２そして、第３障壁膜
１０８，１１２，１１８は障壁役割だけでなく、ストレ
ージ電極としても使用される。
１０８，１１２，１１８は障壁役割だけでなく、ストレ
ージ電極としても使用される。
【００５０】第２障壁膜１１２上に形成された第２導電
膜１１４は第１導電膜１１０より相対的に薄い。
膜１１４は第１導電膜１１０より相対的に薄い。
【００５１】図３（Ａ）乃至図３（Ｄ）は本発明の第２
実施形態による半導体メモリ装置及びその製造方法の工
程を順次に示す図である。絶縁膜をエッチングしてコン
タクトホール２０６を形成し、導電物質を充填してプラ
グ２０７を形成する工程までは第１実施形態で記述した
ようなので略する。図３（Ａ）を参照すると、先ずプラ
グ２０７を含んで酸化膜２０４上に障壁膜２０８が形成
される。障壁膜２０８はバリウム、ストロンチウムそし
て、ルテニウムの中少なくとも一つを含む酸化物とＴｉ
Ｎ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，ＴａＡＩ
Ｎ，酸化ルテニウム、酸化イリジウムそして、酸化ラン
タンストロンチウムコバルトの中いずれか一つで形成さ
れ、１０００Å乃至１００００Åの厚さ範囲で従来の割
りに相対的に厚く形成される。
実施形態による半導体メモリ装置及びその製造方法の工
程を順次に示す図である。絶縁膜をエッチングしてコン
タクトホール２０６を形成し、導電物質を充填してプラ
グ２０７を形成する工程までは第１実施形態で記述した
ようなので略する。図３（Ａ）を参照すると、先ずプラ
グ２０７を含んで酸化膜２０４上に障壁膜２０８が形成
される。障壁膜２０８はバリウム、ストロンチウムそし
て、ルテニウムの中少なくとも一つを含む酸化物とＴｉ
Ｎ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，ＴａＡＩ
Ｎ，酸化ルテニウム、酸化イリジウムそして、酸化ラン
タンストロンチウムコバルトの中いずれか一つで形成さ
れ、１０００Å乃至１００００Åの厚さ範囲で従来の割
りに相対的に厚く形成される。
【００５２】その後、障壁膜２０８上にストレージ電極
用第１導電膜２１０が形成される。第１導電膜２１０は
バリウム、ストロンチウム、ルテニウムの中いずれか一
つを含む酸化物とルテニウム、白金、イリジウム、酸化
イリジウム、酸化ルテニウムそして、酸化ランタンスト
ロンチウムコバルトの中いずれか一つで形成される。第
１導電膜２１０は３００Å乃至２０００Åの厚さ範囲で
従来の割りに薄く形成される。
用第１導電膜２１０が形成される。第１導電膜２１０は
バリウム、ストロンチウム、ルテニウムの中いずれか一
つを含む酸化物とルテニウム、白金、イリジウム、酸化
イリジウム、酸化ルテニウムそして、酸化ランタンスト
ロンチウムコバルトの中いずれか一つで形成される。第
１導電膜２１０は３００Å乃至２０００Åの厚さ範囲で
従来の割りに薄く形成される。
【００５３】従って、障壁膜２０８の厚さは第１導電膜
２１０の厚さより約３倍以上厚く形成される。第１導電
膜２１０は後続エッチング工程後にも一部残って下部電
極として使用される。
２１０の厚さより約３倍以上厚く形成される。第１導電
膜２１０は後続エッチング工程後にも一部残って下部電
極として使用される。
【００５４】ここで、障壁膜２０８はプラグ２０７形成
用物質のポリシリコンの酸化を防止するための膜であ
る。
用物質のポリシリコンの酸化を防止するための膜であ
る。
【００５５】第１導電膜２１０上にマスク２１２が形成
される。フォトレジスト膜パターンをマスクとして使用
してマスク２１２がパターニングされる。フォトレジス
ト膜パターンは単一層フォトレジストＳＬＲと多層フォ
トレジストＭＬＲとの中いずれか一つである。
される。フォトレジスト膜パターンをマスクとして使用
してマスク２１２がパターニングされる。フォトレジス
ト膜パターンは単一層フォトレジストＳＬＲと多層フォ
トレジストＭＬＲとの中いずれか一つである。
【００５６】パターニングされたマスク２１２を使用し
て酸化膜２０４の表面が露出される時まで第１導電膜２
１０と障壁膜２０８を順次にエッチングすることにより
プラグ２０７と電気的に接続されるストレージ電極層が
形成される。
て酸化膜２０４の表面が露出される時まで第１導電膜２
１０と障壁膜２０８を順次にエッチングすることにより
プラグ２０７と電気的に接続されるストレージ電極層が
形成される。
【００５７】第１導電膜２１０と障壁膜２０８のエッチ
ング時マスク２１２がエッチングされる。マスク２１２
とフォトレジスト膜パターンはＲＩＥやＲＩＢＥの中い
ずれか一つの乾式エッチング装備でエッチングされる。
マスク２１２はＴｉ又はＴｉＮ膜上に酸化膜が積層され
た構造を有し、これを用いて下部に積層された第１導電
膜２１０と障壁膜２０８がエッチングされることであ
る。
ング時マスク２１２がエッチングされる。マスク２１２
とフォトレジスト膜パターンはＲＩＥやＲＩＢＥの中い
ずれか一つの乾式エッチング装備でエッチングされる。
マスク２１２はＴｉ又はＴｉＮ膜上に酸化膜が積層され
た構造を有し、これを用いて下部に積層された第１導電
膜２１０と障壁膜２０８がエッチングされることであ
る。
【００５８】ここで、マスク２１２の酸化膜はＴｉ又は
ＴｉＮ膜と第１導電膜２１０とを順次にエッチングする
マスクとして使用されながら完全に消耗され、その後に
Ｔｉ又はＴｉＮ膜は障壁膜の障壁膜２０８をエッチング
するマスク役割を果たしながら完全に消耗される。第１
導電膜２１０と障壁膜２０８とをエッチングする時断面
の傾斜度が８０°−９０°を保つようにすることにより
後続工程で高誘電体膜のステップカバレージを増加させ
る。
ＴｉＮ膜と第１導電膜２１０とを順次にエッチングする
マスクとして使用されながら完全に消耗され、その後に
Ｔｉ又はＴｉＮ膜は障壁膜の障壁膜２０８をエッチング
するマスク役割を果たしながら完全に消耗される。第１
導電膜２１０と障壁膜２０８とをエッチングする時断面
の傾斜度が８０°−９０°を保つようにすることにより
後続工程で高誘電体膜のステップカバレージを増加させ
る。
【００５９】第１導電膜２１０を含んで酸化膜２０４上
にストレージ電極用第２導電膜２１４が形成される。第
２導電膜２１４はスパッタリング方法とＣＶＤ方法との
中いずれか一つで蒸着され、５００Å乃至１０００Åの
厚さ範囲で形成される。スパッタリング方法で蒸着する
場合、障壁膜２０８と第１導電膜２１０との断面の傾き
を８０°−９０°程度傾斜されて均一な蒸着がならなけ
ればならなく、ＣＶＤ方法で蒸着する場合は障壁膜２０
８と第１導電膜２１０との断面がほとんど垂直になって
も問題がない。
にストレージ電極用第２導電膜２１４が形成される。第
２導電膜２１４はスパッタリング方法とＣＶＤ方法との
中いずれか一つで蒸着され、５００Å乃至１０００Åの
厚さ範囲で形成される。スパッタリング方法で蒸着する
場合、障壁膜２０８と第１導電膜２１０との断面の傾き
を８０°−９０°程度傾斜されて均一な蒸着がならなけ
ればならなく、ＣＶＤ方法で蒸着する場合は障壁膜２０
８と第１導電膜２１０との断面がほとんど垂直になって
も問題がない。
【００６０】第２導電膜２１４（図３（Ｂ））は第１導
電膜２１０と同一に乾式エッチングは難しいが、ＢＳＴ
キャパシタ誘電体膜の下部電極で優秀な特性を持つ白
金、イリジウム、酸化イリジウム、酸化ルテニウム、酸
化ランタンストロンチウムコバルト、ルテニウムそし
て、バリウム、ストロンチウム、ルテニウムの中いずれ
か一つを含む酸化物の中いずれか一つで形成される。そ
して、第２導電膜２１４はＢＳＴキャパシタ誘電体膜に
より障壁膜２０８が酸化されることを防ぐための障壁膜
としても使用される。
電膜２１０と同一に乾式エッチングは難しいが、ＢＳＴ
キャパシタ誘電体膜の下部電極で優秀な特性を持つ白
金、イリジウム、酸化イリジウム、酸化ルテニウム、酸
化ランタンストロンチウムコバルト、ルテニウムそし
て、バリウム、ストロンチウム、ルテニウムの中いずれ
か一つを含む酸化物の中いずれか一つで形成される。そ
して、第２導電膜２１４はＢＳＴキャパシタ誘電体膜に
より障壁膜２０８が酸化されることを防ぐための障壁膜
としても使用される。
【００６１】第２導電膜２１４をマスクなしでエッチバ
ック工程で全面エッチングして障壁膜２０８と第１導電
膜２１０との両側壁に導電膜スペーサ２１４ａ（図３
（Ｃ））を形成することによりキャパシタ下部電極のス
トレージ電極が形成される。
ック工程で全面エッチングして障壁膜２０８と第１導電
膜２１０との両側壁に導電膜スペーサ２１４ａ（図３
（Ｃ））を形成することによりキャパシタ下部電極のス
トレージ電極が形成される。
【００６２】ストレージ電極を含んで酸化膜２０４上に
キャパシタ誘電体膜２１６（図３（Ｄ））が形成され
る。キャパシタ誘電体膜２１６はチタン酸バリウムスト
ロンチウムとチタン酸ストロンチウムとの中いずれか一
つの高誘電体膜で形成され、２００Å乃至１０００Åの
厚さ範囲を有する。キャパシタ誘電体膜２１６はスパッ
タリング方法やＣＶＤ方法で蒸着される。
キャパシタ誘電体膜２１６（図３（Ｄ））が形成され
る。キャパシタ誘電体膜２１６はチタン酸バリウムスト
ロンチウムとチタン酸ストロンチウムとの中いずれか一
つの高誘電体膜で形成され、２００Å乃至１０００Åの
厚さ範囲を有する。キャパシタ誘電体膜２１６はスパッ
タリング方法やＣＶＤ方法で蒸着される。
【００６３】最後に、キャパシタ誘電体膜２１６上に上
部電極２１８を形成することによりキャパシタが形成さ
れる。上部電極２１８物質は白金、イリジウム、ルテニ
ウムの中いずれか一つであり、１００Å乃至２０００Å
の厚さ範囲で形成される。上部電極２１８はスパッタリ
ング方法やＣＶＤ方法の中いずれか一つで蒸着される。
部電極２１８を形成することによりキャパシタが形成さ
れる。上部電極２１８物質は白金、イリジウム、ルテニ
ウムの中いずれか一つであり、１００Å乃至２０００Å
の厚さ範囲で形成される。上部電極２１８はスパッタリ
ング方法やＣＶＤ方法の中いずれか一つで蒸着される。
【００６４】プラグ２０７と絶縁膜２０４上に形成され
た障壁膜２０８は障壁膜２０８上に形成されたストレー
ジ電極用導電膜２１０より相対的に厚い。
た障壁膜２０８は障壁膜２０８上に形成されたストレー
ジ電極用導電膜２１０より相対的に厚い。
【００６５】前述したようなストレージ電極構造はＢＳ
Ｔキャパシタ誘電体膜の下部電極で優秀な白金、イリジ
ウム、ルテニウム等の電極が障壁膜を完全に包む形態を
帯びてＢＳＴ酸化膜や後続熱処理工程時酸素によるポリ
シリコンの酸化を防止するキャパシタ下部電極特性を持
つことと同時に第１実施形態の割りに電極蒸着回数を減
らして量産適用時有利である。
Ｔキャパシタ誘電体膜の下部電極で優秀な白金、イリジ
ウム、ルテニウム等の電極が障壁膜を完全に包む形態を
帯びてＢＳＴ酸化膜や後続熱処理工程時酸素によるポリ
シリコンの酸化を防止するキャパシタ下部電極特性を持
つことと同時に第１実施形態の割りに電極蒸着回数を減
らして量産適用時有利である。
【００６６】又、スペーサ工程がただ一回のみ追加され
るので下部電極間の空間マージンにおいて、第１実施形
態のストレージ電極構造より有利である。さらにエッチ
ングがよくできる障壁膜の厚さを広めてストレージ電極
用金属膜として使用することにより超高集積ダイナミッ
クで要求されるキャパシタの静電容量が確保できる構造
である。
るので下部電極間の空間マージンにおいて、第１実施形
態のストレージ電極構造より有利である。さらにエッチ
ングがよくできる障壁膜の厚さを広めてストレージ電極
用金属膜として使用することにより超高集積ダイナミッ
クで要求されるキャパシタの静電容量が確保できる構造
である。
【００６７】
【発明の効果】本発明はストレージ電極用導電膜を薄く
形成し、エッチングがよくできる障壁膜を静電容量確保
のため導電膜より相対的に厚く形成することによりスト
レージ電極形成のための乾式エッチング時遷移金属のス
トレージ電極側面蒸着が最小化でき、ストレージ電極間
のブリッジが防止できる効果がある。
形成し、エッチングがよくできる障壁膜を静電容量確保
のため導電膜より相対的に厚く形成することによりスト
レージ電極形成のための乾式エッチング時遷移金属のス
トレージ電極側面蒸着が最小化でき、ストレージ電極間
のブリッジが防止できる効果がある。
【図１】 従来の半導体メモリ装置及びその製造方法の
工程を順次に示す図である。
工程を順次に示す図である。
【図２】 本発明の第１実施形態による半導体メモリ装
置及びその製造方法の工程を順次に示す図である。
置及びその製造方法の工程を順次に示す図である。
【図３】 本発明の第２実施形態による半導体メモリ装
置及びその製造方法の工程を順次に示す図である。
置及びその製造方法の工程を順次に示す図である。
１００，２００：半導体基板 １０４，２０４：酸化膜 １０６，２０６：ストレージ電極コンタクトホール １０８，１１２，１１８，２０８：障壁膜 １０７，２０７：ストレージ電極コンタクトプラグ １１０，１１４，１２０，２１０：導電膜 １１６，２１２：マスク １１８ａ：障壁金属スペーサ １２０ａ，２１４ａ：導電膜スペーサ
Claims (15)
- 【請求項１】 トランジスタが集積された半導体基板上
に絶縁膜を形成する段階と、 コンタクトホール形成用マスクを使用して前記半導体基
板の表面が露出される時まで前記絶縁膜をエッチングし
てストレージ電極コンタクトホールを形成する段階と、 前記コンタクトホールに導電物質を充填して半導体基板
と電気的に接続されるストレージ電極コンタクトプラグ
を形成する段階と、 前記プラグを含んで前記絶縁膜上に第１障壁膜と第１導
電膜そして、第２障壁膜を順次に形成する段階と、 前記第２障壁膜上にストレージ電極用第２導電膜を形成
し、前記第２導電膜は前記第１導電膜より相対的に薄く
形成する段階と、ストレージ電極形成用マスクを使用し
て前記第２導電膜、第２障壁膜、第１導電膜そして、第
１障壁膜を順次にエッチングして前記プラグと電気的に
接続されるストレージ電極層を形成する段階と、 前記第２導電膜、第２障壁膜、第１導電膜そして、第１
障壁膜の両側壁に障壁金属スペーサを形成する段階と、 前記障壁金属スペーサの両側壁にストレージ電極用導電
膜スペーサを形成する段階とを含むことを特徴とする半
導体メモリ装置の製造方法。 - 【請求項２】 前記第１障壁膜及び第２障壁膜そして、
障壁金属スペーサはバリウム、ストロンチウムそして、
ルテニウムの中少なくともいずれか一つを含む酸化物と
ＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，ＴａＡ
ＩＮ，酸化ルテニウム、酸化イリジウムそして、酸化ラ
ンタンストロンチウムコバルトの中いずれか一つで形成
されることを特徴とする請求項１に記載の半導体メモリ
装置の製造方法。 - 【請求項３】 前記第２障壁膜と障壁金属スペーサは１
００Å乃至１０００Åの厚さ範囲で形成されることを特
徴とする請求項１に記載の半導体メモリ装置の製造方
法。 - 【請求項４】 前記第１導電膜はＴｉＮ、ポリシリコン
そして、ルテニウムの中いずれか一つで形成されること
を特徴とする請求項１に記載の半導体メモリ装置の製造
方法。 - 【請求項５】 前記第１導電膜は１０００Å乃至１００
００Åの厚さ範囲で形成されることを特徴とする請求項
１に記載の半導体メモリ装置の製造方法。 - 【請求項６】 前記第２導電膜と導電膜スペーサはバリ
ウム、ストロンチウム、ルテニウムの中少なくともいず
れか一つを含む酸化物とルテニウム、白金、イリジウ
ム、酸化イリジウム、酸化ルテニウムそして、酸化ラン
タンストロンチウムコバルトの中いずれか一つで形成さ
れることを特徴とする請求項１に記載の半導体メモリ装
置の製造方法。 - 【請求項７】 前記第２導電膜は１００Å乃至１０００
Åの厚さ範囲で形成されることを特徴とする請求項１に
記載の半導体メモリ装置の製造方法。 - 【請求項８】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜を突き抜いて前記半導体基板と電気的に連結
されたプラグと、 前記プラグと絶縁膜上に形成された第１障壁膜と、 前記第１障壁膜上に形成されたストレージ電極用第１導
電膜と、 前記第１導電膜上に形成された第２障壁膜と、 前記第２障壁膜上に薄く形成された第２導電膜と、 前記第２導電膜、第２障壁膜、第１導電膜そして、第１
障壁膜の両側壁に形成された障壁金属スペーサと、 前記障壁金属スペーサの両側壁に形成された導電膜スペ
ーサとを含むことを特徴とする半導体メモリ装置。 - 【請求項９】 トランジスタが集積された半導体基板上
に絶縁膜を形成する段階と、 コンタクトホール形成用マスクを使用して前記半導体基
板の表面が露出される時まで前記絶縁膜をエッチングし
てコンタクトホールを形成する段階と、 前記コンタクトホールに導電物質を充填して前記半導体
基板と電気的に接続されるプラグを形成する段階と、 前記プラグを含んで前記絶縁膜上に障壁膜を厚く形成す
る段階と、 前記障壁膜上にストレージ電極用導電膜を形成し、前記
導電膜は障壁膜より相対的に薄く形成する段階と、 ストレージ電極形成用マスクを使用して前記導電膜と障
壁膜とを順次にエッチングして前記プラグと電気的に接
続されるストレージ電極層を形成する段階と、 前記障壁膜と導電膜との両側壁にストレージ電極用導電
膜スペーサを形成する段階とを含むことを特徴とする半
導体メモリ装置の製造方法。 - 【請求項１０】 前記障壁膜はバリウム、ストロンチウ
ムそして、ルテニウムの中少なくとも一つを含む酸化物
とＴｉＮ，ＴｉＳｉＮ，ＴｉＡＩＮ，ＴａＳｉＮ，Ｔａ
ＡＩＮ，酸化ルテニウム、酸化イリジウムそして、酸化
ランタンストロンチウムコバルトの中いずれか一つで形
成されることを特徴とする請求項９に記載の半導体メモ
リ装置の製造方法。 - 【請求項１１】 前記導電膜とストレージ電極スペーサ
は、バリウム、ストロンチウム、ルテニウムの中少なく
ともいずれか一つを含む酸化物とルテニウム、白金、イ
リジウム、酸化イリジウム、酸化ルテニウムそして、酸
化ランタンストロンチウムコバルトの中いずれか一つで
形成されることを特徴とする請求項９に記載の半導体メ
モリ装置の製造方法。 - 【請求項１２】 前記障壁膜は、１０００Å乃至１００
００Åの厚さ範囲で形成され、前記ストレージ電極用導
電膜は３００Å乃至２０００Åの厚さ範囲で形成される
ことを特徴とする請求項９に記載の半導体メモリ装置の
製造方法。 - 【請求項１３】 前記障壁膜の厚さは前記導電膜の厚さ
の割りに三倍以上厚く形成することを特徴とする請求項
１２に記載の半導体メモリ装置の製造方法。 - 【請求項１４】 前記ストレージ電極スペーサは５００
Å乃至１０００Åの厚さ範囲で形成されることを特徴と
する請求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１５】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜を突き抜いて前記半導体基板と電気的に連結
されたプラグと、 前記プラグと絶縁膜上に形成された障壁膜と、 前記障壁膜上に形成されたストレージ電極用導電膜と、 前記障壁膜と導電膜との両側壁に形成された導電膜スペ
ーサとを含み、前記障壁膜は前記導電膜より相対的に厚
いことを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026916A KR100301371B1 (ko) | 1998-07-03 | 1998-07-03 | 반도체메모리장치및그의제조방법 |
| KR199826916 | 1998-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031430A true JP2000031430A (ja) | 2000-01-28 |
Family
ID=19543075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11189586A Pending JP2000031430A (ja) | 1998-07-03 | 1999-07-02 | 半導体メモリ装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6218296B1 (ja) |
| JP (1) | JP2000031430A (ja) |
| KR (1) | KR100301371B1 (ja) |
| DE (1) | DE19930295C2 (ja) |
| TW (1) | TW430982B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068882A (ja) * | 2001-08-08 | 2003-03-07 | Huabang Electronic Co Ltd | 記憶装置のストレージノード及びその製造方法 |
| JP2007273554A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体容量素子の構造とその製造方法 |
| US7434830B2 (en) | 2004-09-10 | 2008-10-14 | Honda Motor Co., Ltd. | Rider restraining device for two wheel vehicle |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3139678B2 (ja) * | 1998-11-09 | 2001-03-05 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US6194754B1 (en) * | 1999-03-05 | 2001-02-27 | Telcordia Technologies, Inc. | Amorphous barrier layer in a ferroelectric memory cell |
| JP2001102580A (ja) * | 1999-09-30 | 2001-04-13 | Nec Corp | 半導体装置及びその製造方法 |
| KR100319171B1 (ko) * | 1999-12-30 | 2001-12-29 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| JP2001308287A (ja) * | 2000-04-26 | 2001-11-02 | Sharp Corp | 半導体装置、及びその製造方法 |
| KR100587046B1 (ko) | 2000-05-31 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장 전극 제조 방법 |
| US6570210B1 (en) * | 2000-06-19 | 2003-05-27 | Koninklijke Philips Electronics N.V. | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
| KR20020052474A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| US6563161B2 (en) * | 2001-03-22 | 2003-05-13 | Winbond Electronics Corporation | Memory-storage node and the method of fabricating the same |
| US6816355B2 (en) * | 2001-09-13 | 2004-11-09 | Seiko Epson Corporation | Capacitor, semiconductor device, electro-optic device, method of manufacturing capacitor, method of manufacturing semiconductor device, and electronic apparatus |
| KR100424710B1 (ko) * | 2001-11-21 | 2004-03-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6503764B1 (en) * | 2001-12-12 | 2003-01-07 | Vanguard International Semiconductor Corporation | Method of making in high density DRAM circuit having a stacked capacitor |
| KR100800136B1 (ko) * | 2002-06-28 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100689678B1 (ko) * | 2005-06-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| US8168542B2 (en) * | 2008-01-03 | 2012-05-01 | International Business Machines Corporation | Methods of forming tubular objects |
| US8012811B2 (en) * | 2008-01-03 | 2011-09-06 | International Business Machines Corporation | Methods of forming features in integrated circuits |
| US8304349B2 (en) * | 2008-08-18 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to integrate gate etching as all-in-one process for high K metal gate |
| KR101129909B1 (ko) * | 2010-07-20 | 2012-03-23 | 주식회사 하이닉스반도체 | 반도체 소자의 필라형 캐패시터 및 그 형성방법 |
| US8530348B1 (en) * | 2012-05-29 | 2013-09-10 | Intermolecular, Inc. | Integration of non-noble DRAM electrode |
| US20170162444A1 (en) | 2015-12-02 | 2017-06-08 | International Business Machines Corporation | Contact resistance reduction for advanced technology nodes |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5489548A (en) * | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| KR0151197B1 (ko) * | 1994-11-21 | 1998-10-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| KR100199346B1 (ko) * | 1995-04-04 | 1999-06-15 | 김영환 | 반도체 소자의 전하저장전극 형성방법 |
| KR100189982B1 (ko) * | 1995-11-29 | 1999-06-01 | 윤종용 | 고유전체 캐패시터의 제조방법 |
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| US5825609A (en) * | 1996-04-23 | 1998-10-20 | International Business Machines Corporation | Compound electrode stack capacitor |
| US5792687A (en) * | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
| US5677227A (en) * | 1996-09-09 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact |
| US6104049A (en) * | 1997-03-03 | 2000-08-15 | Symetrix Corporation | Ferroelectric memory with ferroelectric thin film having thickness of 90 nanometers or less, and method of making same |
| US6194754B1 (en) * | 1999-03-05 | 2001-02-27 | Telcordia Technologies, Inc. | Amorphous barrier layer in a ferroelectric memory cell |
| US5994197A (en) * | 1999-05-27 | 1999-11-30 | United Silicon Incorporated | Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor |
-
1998
- 1998-07-03 KR KR1019980026916A patent/KR100301371B1/ko not_active IP Right Cessation
-
1999
- 1999-05-06 TW TW088107374A patent/TW430982B/zh not_active IP Right Cessation
- 1999-07-01 DE DE19930295A patent/DE19930295C2/de not_active Expired - Fee Related
- 1999-07-02 JP JP11189586A patent/JP2000031430A/ja active Pending
- 1999-07-02 US US09/346,922 patent/US6218296B1/en not_active Expired - Lifetime
-
2001
- 2001-02-23 US US09/790,642 patent/US6288446B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068882A (ja) * | 2001-08-08 | 2003-03-07 | Huabang Electronic Co Ltd | 記憶装置のストレージノード及びその製造方法 |
| US7434830B2 (en) | 2004-09-10 | 2008-10-14 | Honda Motor Co., Ltd. | Rider restraining device for two wheel vehicle |
| JP2007273554A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体容量素子の構造とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6288446B2 (en) | 2001-09-11 |
| DE19930295C2 (de) | 2002-11-28 |
| TW430982B (en) | 2001-04-21 |
| US6218296B1 (en) | 2001-04-17 |
| DE19930295A1 (de) | 2000-01-13 |
| KR20000007538A (ko) | 2000-02-07 |
| US20010006242A1 (en) | 2001-07-05 |
| KR100301371B1 (ko) | 2001-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000031430A (ja) | 半導体メモリ装置及びその製造方法 | |
| US6380579B1 (en) | Capacitor of semiconductor device | |
| US5335138A (en) | High dielectric constant capacitor and method of manufacture | |
| US6831323B2 (en) | Semiconductor device and method for fabricating the same | |
| US6239461B1 (en) | Semiconductor device capacitor having a recessed contact plug | |
| US6664578B2 (en) | Ferroelectric memory device and method of forming the same | |
| JP3494852B2 (ja) | 半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法 | |
| US20040150027A1 (en) | Ferroelectric memory devices | |
| JPH08330513A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| US20020153550A1 (en) | FRAM and method of fabricating the same | |
| JP4316705B2 (ja) | 高誘電体キャパシター及びその製造方法 | |
| JP2005217189A (ja) | 容量素子及びその製造方法 | |
| JP4340823B2 (ja) | 半導体素子のキャパシタ構造及びその製造方法 | |
| US6392264B2 (en) | Semiconductor memory device and method of producing the same | |
| US6229171B1 (en) | Storage element for semiconductor capacitor | |
| US6004856A (en) | Manufacturing process for a raised capacitor electrode | |
| JP3643314B2 (ja) | キャパシタ・スタック構造の下部電極の製造方法 | |
| US6501113B2 (en) | Semiconductor device with capacitor using high dielectric constant film or ferroelectric film | |
| JPH11243177A (ja) | 半導体装置及びその製造方法 | |
| JP2001210807A (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100418587B1 (ko) | 전기도금법을 이용한 반도체 메모리 소자의 형성방법 | |
| KR100195262B1 (ko) | 강유전체 메모리 장치 및 그 제조 방법 | |
| KR20000007540A (ko) | 커패시터 및 그의 제조 방법 | |
| JP2001085640A (ja) | 半導体装置およびその製造方法 | |
| KR20040059848A (ko) | 반도체 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |