JPH11243177A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11243177A JPH11243177A JP10043697A JP4369798A JPH11243177A JP H11243177 A JPH11243177 A JP H11243177A JP 10043697 A JP10043697 A JP 10043697A JP 4369798 A JP4369798 A JP 4369798A JP H11243177 A JPH11243177 A JP H11243177A
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- film
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Abstract
(57)【要約】
【課題】 リーク電流が少なく、段差被覆性にも優れる
ＭＩＭ容量素子２５を実現する。 【解決手段】 まず、単結晶シリコン基板２１の上にＴ
ｉＮ膜２２ａとＲｕ膜２２ｂとの２層構成の下部電極２
２を形成する。次に、この下部電極２２の上にプラズマ
ＣＶＤ（ＥＣＲ−ＣＶＤ）法により、比較的低温下で高
誘電率のプラズマＣＶＤ・ＢＳＴ膜２３ａを形成した
後、アニール処理を施してＢＳＴ膜２３ａの結晶化を促
進させる。次に、熱ＣＶＤ法により高誘電率の熱ＣＶＤ
・ＢＳＴ膜２３ｂを形成する。最後に、Ｒｕ膜２４ａを
堆積し、堆積したＲｕ膜２４ａを所望の大きさに加工し
て、ＭＩＭ容量素子２５を完成させる。
ＭＩＭ容量素子２５を実現する。 【解決手段】 まず、単結晶シリコン基板２１の上にＴ
ｉＮ膜２２ａとＲｕ膜２２ｂとの２層構成の下部電極２
２を形成する。次に、この下部電極２２の上にプラズマ
ＣＶＤ（ＥＣＲ−ＣＶＤ）法により、比較的低温下で高
誘電率のプラズマＣＶＤ・ＢＳＴ膜２３ａを形成した
後、アニール処理を施してＢＳＴ膜２３ａの結晶化を促
進させる。次に、熱ＣＶＤ法により高誘電率の熱ＣＶＤ
・ＢＳＴ膜２３ｂを形成する。最後に、Ｒｕ膜２４ａを
堆積し、堆積したＲｕ膜２４ａを所望の大きさに加工し
て、ＭＩＭ容量素子２５を完成させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、ＭＩＭ （Metal-Insul
ator-Metal）容量素子を備える半導体装置及びその製造
方法に関する。
その製造方法に係り、詳しくは、ＭＩＭ （Metal-Insul
ator-Metal）容量素子を備える半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来では、ダイナミック・ランダム・ア
クセス・メモリ（Dynamic Random Access Memories ;Ｄ
ＲＡＭ）に代表される半導体集積回路用のＭＩＭ容量素
子は、上下の電極がポリシリコンを材料として形成さ
れ、容量絶縁膜がシリコン酸化膜とシリコン窒化膜との
積層膜から形成されるのが主流であった。しかしなが
ら、近年のメモリセル面積の微細化に伴う容量部面積の
縮小化の要請のため、１Ｇｂを超えるＤＲＡＭに要求さ
れる容量密度を達成するためには、容量絶縁膜の膜厚を
シリコン酸化膜換算で１ｎｍ以下に設定することが条件
となるが、シリコン酸化膜とシリコン窒化膜との積層膜
を、上記のように極めて薄く形成することができないた
め、シリコン酸化膜とシリコン窒化膜との積層膜を用い
て、１Ｇｂを超えるＤＲＡＭを製造することは、非常に
困難である。
クセス・メモリ（Dynamic Random Access Memories ;Ｄ
ＲＡＭ）に代表される半導体集積回路用のＭＩＭ容量素
子は、上下の電極がポリシリコンを材料として形成さ
れ、容量絶縁膜がシリコン酸化膜とシリコン窒化膜との
積層膜から形成されるのが主流であった。しかしなが
ら、近年のメモリセル面積の微細化に伴う容量部面積の
縮小化の要請のため、１Ｇｂを超えるＤＲＡＭに要求さ
れる容量密度を達成するためには、容量絶縁膜の膜厚を
シリコン酸化膜換算で１ｎｍ以下に設定することが条件
となるが、シリコン酸化膜とシリコン窒化膜との積層膜
を、上記のように極めて薄く形成することができないた
め、シリコン酸化膜とシリコン窒化膜との積層膜を用い
て、１Ｇｂを超えるＤＲＡＭを製造することは、非常に
困難である。
【０００３】そこで、高誘電率を有する容量絶縁膜であ
れば膜厚を極めて薄くしなくとも良いことから、室温で
３００近い比誘電率を有するチタン酸ストロンチウム
（ＳｒＴｉＯ3 、以下、ＳＴＯという）膜や、ＳＴＯよ
りも大きな誘電率を有するチタン酸バリウムストロンチ
ウム（（Ｂａ、Ｓｒ）ＴｉＯ3 、以下、ＢＳＴという）
膜に代表される誘電体薄膜を容量絶縁膜として用いると
共に、下部電極として、下層側から上層側へのシリコン
の拡散を抑制し、また、高誘電率膜を成膜する際の酸化
雰囲気中でも低誘電率の酸化物層を形成させないプラチ
ナ（Ｐｔ）／タンタル（Ｔａ）や酸化ルテニウム（Ｒｕ
Ｏ2）／窒化チタン（ＴｉＮ）等の多層バリアメタル膜
を用いることにより、Ｇｂ規模のＤＲＡＭ用の容量素子
を実現する方法が提案されている（例えば、インターナ
ショナル・エレクトロン・デバイス・ミーティング・テ
クニカル・ダイジェスト（1994 International Elector
on Devices Meeting Technical Digest ）P.831-P.834
参照）。
れば膜厚を極めて薄くしなくとも良いことから、室温で
３００近い比誘電率を有するチタン酸ストロンチウム
（ＳｒＴｉＯ3 、以下、ＳＴＯという）膜や、ＳＴＯよ
りも大きな誘電率を有するチタン酸バリウムストロンチ
ウム（（Ｂａ、Ｓｒ）ＴｉＯ3 、以下、ＢＳＴという）
膜に代表される誘電体薄膜を容量絶縁膜として用いると
共に、下部電極として、下層側から上層側へのシリコン
の拡散を抑制し、また、高誘電率膜を成膜する際の酸化
雰囲気中でも低誘電率の酸化物層を形成させないプラチ
ナ（Ｐｔ）／タンタル（Ｔａ）や酸化ルテニウム（Ｒｕ
Ｏ2）／窒化チタン（ＴｉＮ）等の多層バリアメタル膜
を用いることにより、Ｇｂ規模のＤＲＡＭ用の容量素子
を実現する方法が提案されている（例えば、インターナ
ショナル・エレクトロン・デバイス・ミーティング・テ
クニカル・ダイジェスト（1994 International Elector
on Devices Meeting Technical Digest ）P.831-P.834
参照）。
【０００４】ところで、Ｇｂ規模のＤＲＡＭにおいて
は、ＳＴＯやＢＳＴを用いて必要な容量を得るために
は、立体的な凹凸電極構造が必須となる。このため、高
誘電率膜の形成には、段差被覆性（ステップ・カバレー
ジ）に優れる化学的気相成長（Chemical Vapor Deposit
ion ；ＣＶＤ）法を用いるのが有効である。
は、ＳＴＯやＢＳＴを用いて必要な容量を得るために
は、立体的な凹凸電極構造が必須となる。このため、高
誘電率膜の形成には、段差被覆性（ステップ・カバレー
ジ）に優れる化学的気相成長（Chemical Vapor Deposit
ion ；ＣＶＤ）法を用いるのが有効である。
【０００５】上記ＳＴＯ薄膜やＢＳＴ薄膜の形成に用い
られる従来のＣＶＤ法は、２つに大別される。１つは、
有機金属の熱分解反応を利用した熱化学的気相成長（Th
ermal Chemical Vapor Deposition ；熱ＣＶＤ）法であ
る（T.Tsuysma Arai et al., Preparation of SrTiO3
on 8-Inch Wafers by Chemical Vapor Deposition", Jp
n. J.Appl. Phys. Vol.35 (1996) pp4875-4879 参
照）。他の一つは、酸素プラズマを用いることによりＣ
ＶＤ原料の分解を促進し、上記熱ＣＶＤ法よりも、一段
と低温で結晶性の良い薄膜を形成できる電子サイクロト
ロン共鳴プラズマ化学的気相成長（Electoron Cyclotor
on Resonsnce Plasma-CVD ;ＥＣＲ−ＣＶＤ）法である
（例えば、S.Sone et al., Low Temperature Depositi
on of (Ba,Sr)TiO3 Films by Electoron Cyclotoron Re
sonsnce PlasmaChemical Vapor Deposition", Jpn. J.
Appl. Phys. Vol.35 (1996) pp5089-5093 参照）。
られる従来のＣＶＤ法は、２つに大別される。１つは、
有機金属の熱分解反応を利用した熱化学的気相成長（Th
ermal Chemical Vapor Deposition ；熱ＣＶＤ）法であ
る（T.Tsuysma Arai et al., Preparation of SrTiO3
on 8-Inch Wafers by Chemical Vapor Deposition", Jp
n. J.Appl. Phys. Vol.35 (1996) pp4875-4879 参
照）。他の一つは、酸素プラズマを用いることによりＣ
ＶＤ原料の分解を促進し、上記熱ＣＶＤ法よりも、一段
と低温で結晶性の良い薄膜を形成できる電子サイクロト
ロン共鳴プラズマ化学的気相成長（Electoron Cyclotor
on Resonsnce Plasma-CVD ;ＥＣＲ−ＣＶＤ）法である
（例えば、S.Sone et al., Low Temperature Depositi
on of (Ba,Sr)TiO3 Films by Electoron Cyclotoron Re
sonsnce PlasmaChemical Vapor Deposition", Jpn. J.
Appl. Phys. Vol.35 (1996) pp5089-5093 参照）。
【０００６】以下、図３を参照して、従来のＣＶＤ法を
用いた容量素子の形成方法について説明する。まず、同
図（ａ）に示すように、略０．０１Ω・ｃｍの低抵抗Ｎ
型単結晶シリコン基板１１上に、下部電極材料層を形成
する。すなわち、直流スパッタ法により、厚さ略５０ｎ
ｍのＴｉＮ膜１２ａを堆積し、さらに、このＴｉＮ膜１
２ａの上に、厚さ略２００ｎｍのルテニウム（Ｒｕ）膜
１２ｂを堆積する。次に、同図（ｂ）に示すように、酸
素及び塩素の混合ガスを用いるＥＣＲプラズマエッチン
グ法により、下部電極材料層を所望の大きさに加工し
て、ＴｉＮ膜１２ａとＲｕ膜１２ｂとの２層からなる下
部電極１２を得る。
用いた容量素子の形成方法について説明する。まず、同
図（ａ）に示すように、略０．０１Ω・ｃｍの低抵抗Ｎ
型単結晶シリコン基板１１上に、下部電極材料層を形成
する。すなわち、直流スパッタ法により、厚さ略５０ｎ
ｍのＴｉＮ膜１２ａを堆積し、さらに、このＴｉＮ膜１
２ａの上に、厚さ略２００ｎｍのルテニウム（Ｒｕ）膜
１２ｂを堆積する。次に、同図（ｂ）に示すように、酸
素及び塩素の混合ガスを用いるＥＣＲプラズマエッチン
グ法により、下部電極材料層を所望の大きさに加工し
て、ＴｉＮ膜１２ａとＲｕ膜１２ｂとの２層からなる下
部電極１２を得る。
【０００７】次に、下部電極上１２の上に、高誘電率の
容量絶縁膜１３を形成する。すなわち、同図（ｃ）に示
すように、ビス−ジピバロイルメタンバリウム（Ｂａ
（ＤＰＭ）2 ）、ビス−ジピバロイルメタンストロンチ
ウム（Ｓｒ（ＤＰＭ）2）、チタンイソプロポキシド
（Ｔｉ（ｉ−ＯＣ3Ｈ7 ）4）及び酸素ガスを用いる熱Ｃ
ＶＤ法又はプラズマＣＶＤ（ＥＣＲ−ＣＶＤ）法によ
り、下部電極上１２の上に厚さ略５０ｎｍのＢＳＴ膜１
３ａを形成する。
容量絶縁膜１３を形成する。すなわち、同図（ｃ）に示
すように、ビス−ジピバロイルメタンバリウム（Ｂａ
（ＤＰＭ）2 ）、ビス−ジピバロイルメタンストロンチ
ウム（Ｓｒ（ＤＰＭ）2）、チタンイソプロポキシド
（Ｔｉ（ｉ−ＯＣ3Ｈ7 ）4）及び酸素ガスを用いる熱Ｃ
ＶＤ法又はプラズマＣＶＤ（ＥＣＲ−ＣＶＤ）法によ
り、下部電極上１２の上に厚さ略５０ｎｍのＢＳＴ膜１
３ａを形成する。
【０００８】次に、同図（ｄ）に示すように、スパッタ
法又はＣＶＤ法により、上部電極材料層として厚さ略５
０ｎｍのＲｕ膜１４ａを堆積した後、酸素及び塩素の混
合ガスを用いるＥＣＲプラズマエッチング法により、上
部電極材料層を所望の大きさに加工して、上部電極１４
を形成して、ＭＩＭ容量素子１５を完成させる。
法又はＣＶＤ法により、上部電極材料層として厚さ略５
０ｎｍのＲｕ膜１４ａを堆積した後、酸素及び塩素の混
合ガスを用いるＥＣＲプラズマエッチング法により、上
部電極材料層を所望の大きさに加工して、上部電極１４
を形成して、ＭＩＭ容量素子１５を完成させる。
【０００９】
【発明が解決しようとする課題】ところで、ＳＴＯやＢ
ＳＴ等の誘電体でも、結晶性が良くなければ、高誘電率
を示さない。このため、熱ＣＶＤ法によりＳＴＯやＢＳ
Ｔ等の誘電体薄膜を形成する場合には、結晶性を良くす
るために、６００℃以上の高温の形成温度が必要とな
る。しかしながら、このような高温下では、下部電極用
導電性材料を、Ｐｔ、Ｒｕ、レニウム（Ｒｅ）、オスミ
ウム（Ｏｓ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）及びロジウム（Ｒｈ）等の酸素と反応しにくい貴金
属（難酸化性金属）の中から選択したとしても、容量絶
縁膜の成膜時に金属が酸化されて表面に凹凸が形成され
るため、この上に堆積されるＳＴＯやＢＴＯ等の薄膜の
膜厚は均質とはならず、局部的に薄い箇所や凹凸部での
電界集中により、リーク電流が増加する、という問題が
生じる。
ＳＴ等の誘電体でも、結晶性が良くなければ、高誘電率
を示さない。このため、熱ＣＶＤ法によりＳＴＯやＢＳ
Ｔ等の誘電体薄膜を形成する場合には、結晶性を良くす
るために、６００℃以上の高温の形成温度が必要とな
る。しかしながら、このような高温下では、下部電極用
導電性材料を、Ｐｔ、Ｒｕ、レニウム（Ｒｅ）、オスミ
ウム（Ｏｓ）、イリジウム（Ｉｒ）、パラジウム（Ｐ
ｄ）及びロジウム（Ｒｈ）等の酸素と反応しにくい貴金
属（難酸化性金属）の中から選択したとしても、容量絶
縁膜の成膜時に金属が酸化されて表面に凹凸が形成され
るため、この上に堆積されるＳＴＯやＢＴＯ等の薄膜の
膜厚は均質とはならず、局部的に薄い箇所や凹凸部での
電界集中により、リーク電流が増加する、という問題が
生じる。
【００１０】これに対して、プラズマＣＶＤ（ＥＣＲ−
ＣＶＤ）法によれば、５００℃以下の低温成膜でも結晶
性の良い薄膜が得られるため、熱ＣＶＤ法による場合よ
りも下部電極の酸化の程度が低く、したがって、リーク
電流の増加を抑制できる。しかしながら、有機金属の熱
分解反応律速によっ膜の堆積が行われる熱ＣＶＤ法で
は、段差被覆率が８０〜１００％であるのに対して、原
料供給律速によって膜の堆積が行われるプラズマＣＶＤ
法では、段差被覆率が５０％以下に低下するため、故障
率が高い、という問題がある。
ＣＶＤ）法によれば、５００℃以下の低温成膜でも結晶
性の良い薄膜が得られるため、熱ＣＶＤ法による場合よ
りも下部電極の酸化の程度が低く、したがって、リーク
電流の増加を抑制できる。しかしながら、有機金属の熱
分解反応律速によっ膜の堆積が行われる熱ＣＶＤ法で
は、段差被覆率が８０〜１００％であるのに対して、原
料供給律速によって膜の堆積が行われるプラズマＣＶＤ
法では、段差被覆率が５０％以下に低下するため、故障
率が高い、という問題がある。
【００１１】このように、従来の熱ＣＶＤ法による高誘
電率膜では、その成膜時に下部電極の表面が酸化されて
リーク電流が増大する、という欠点があり、一方、プラ
ズマＣＶＤ法による高誘電率膜は、段差被覆性が低い、
という欠点がある。このため、熱ＣＶＤ法又はプラズマ
ＣＶＤ法の何れの方法によっても、Ｇｂ規模のＤＲＡＭ
用容量素子に必要とされる、低リーク特性と高段差被覆
率とを併せ持つ高誘電薄膜が得られない、という問題が
あった。
電率膜では、その成膜時に下部電極の表面が酸化されて
リーク電流が増大する、という欠点があり、一方、プラ
ズマＣＶＤ法による高誘電率膜は、段差被覆性が低い、
という欠点がある。このため、熱ＣＶＤ法又はプラズマ
ＣＶＤ法の何れの方法によっても、Ｇｂ規模のＤＲＡＭ
用容量素子に必要とされる、低リーク特性と高段差被覆
率とを併せ持つ高誘電薄膜が得られない、という問題が
あった。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、リーク電流が少なく、容量絶縁膜の段差被覆率
も高いＭＩＭ容量素子を備える半導体装置及びその製造
方法を提供することを目的としている。
もので、リーク電流が少なく、容量絶縁膜の段差被覆率
も高いＭＩＭ容量素子を備える半導体装置及びその製造
方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、基板上に、下部電極−容量
絶縁膜−上部電極からなるＭＩＭ容量素子を備える半導
体装置に係り、上記容量絶縁膜が、プラズマＣＶＤ法に
より成膜されたプラズマＣＶＤ絶縁膜と、熱ＣＶＤ法に
より成膜された熱ＣＶＤ絶縁膜とを少なくとも有する２
層以上の多層膜からなり、かつ、上記プラズマＣＶＤ絶
縁膜は、上記熱ＣＶＤ絶縁膜よりも必ず下層に配されて
いることを特徴としている。
に、請求項１記載の発明は、基板上に、下部電極−容量
絶縁膜−上部電極からなるＭＩＭ容量素子を備える半導
体装置に係り、上記容量絶縁膜が、プラズマＣＶＤ法に
より成膜されたプラズマＣＶＤ絶縁膜と、熱ＣＶＤ法に
より成膜された熱ＣＶＤ絶縁膜とを少なくとも有する２
層以上の多層膜からなり、かつ、上記プラズマＣＶＤ絶
縁膜は、上記熱ＣＶＤ絶縁膜よりも必ず下層に配されて
いることを特徴としている。
【００１４】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記下部電極が、酸化しにくい
難酸化性金属及び該金属の化合物の中から選ばれた少な
くとも１つからなることを特徴としている。
載の半導体装置に係り、上記下部電極が、酸化しにくい
難酸化性金属及び該金属の化合物の中から選ばれた少な
くとも１つからなることを特徴としている。
【００１５】また、請求項３記載の発明は、請求項２記
載の半導体装置に係り、上記難酸化性金属が、ルテニウ
ム、レニウム、オスミウム、イリジウム、プラチナ、パ
ラジウム及びロジウムの中から選ばれた少なくとも任意
の１つであることを特徴としている。
載の半導体装置に係り、上記難酸化性金属が、ルテニウ
ム、レニウム、オスミウム、イリジウム、プラチナ、パ
ラジウム及びロジウムの中から選ばれた少なくとも任意
の１つであることを特徴としている。
【００１６】また、請求項４記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は上記熱ＣＶＤ絶縁膜が、化学式ＡＢＯ3で表
される化合物からなると共に、上記化学式中Ａは、バリ
ウム、ストロンチウム、鉛、カルシウム、ランタン、リ
チウム及びカリウムの中から選ばれた少なくとも１つを
示し、Ｂは、ジルコニウム、チタン、タンタル、ニオ
ブ、マグネシウム、マンガン、鉄、亜鉛及びタングステ
ンの中から選ばれた少なくとも１つを示していることを
特徴としている。
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は上記熱ＣＶＤ絶縁膜が、化学式ＡＢＯ3で表
される化合物からなると共に、上記化学式中Ａは、バリ
ウム、ストロンチウム、鉛、カルシウム、ランタン、リ
チウム及びカリウムの中から選ばれた少なくとも１つを
示し、Ｂは、ジルコニウム、チタン、タンタル、ニオ
ブ、マグネシウム、マンガン、鉄、亜鉛及びタングステ
ンの中から選ばれた少なくとも１つを示していることを
特徴としている。
【００１７】また、請求項５記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は上記熱ＣＶＤ絶縁膜が、化学式（Ｂｉ2Ｏ2）
（Ａm-1ＢmＯ3m+1）（ｍ＝１、２、３、４、５）で表さ
れる化合物からなると共に、上記化学式中Ａは、バリウ
ム、ストロンチウム、鉛、カルシウム、カリウム及びビ
スマスの中から選ばれた少なくとも１つを示し、Ｂは、
チタン、タンタル、ニオブ及びタングステンの中から選
ばれた少なくとも１つを示すことを特徴としている。
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は上記熱ＣＶＤ絶縁膜が、化学式（Ｂｉ2Ｏ2）
（Ａm-1ＢmＯ3m+1）（ｍ＝１、２、３、４、５）で表さ
れる化合物からなると共に、上記化学式中Ａは、バリウ
ム、ストロンチウム、鉛、カルシウム、カリウム及びビ
スマスの中から選ばれた少なくとも１つを示し、Ｂは、
チタン、タンタル、ニオブ及びタングステンの中から選
ばれた少なくとも１つを示すことを特徴としている。
【００１８】また、請求項６記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は熱ＣＶＤ絶縁膜が、五酸化二タンタルからな
ることを特徴としている。
２又は３記載の半導体装置に係り、上記プラズマＣＶＤ
絶縁膜又は熱ＣＶＤ絶縁膜が、五酸化二タンタルからな
ることを特徴としている。
【００１９】また、請求項７記載の発明は、基板上に、
下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素
子を備える半導体装置の製造方法に係り、上記容量絶縁
膜を成膜する工程では、上記容量絶縁膜を、プラズマＣ
ＶＤ法により成膜されたプラズマＣＶＤ絶縁膜と、熱Ｃ
ＶＤ法により成膜された熱ＣＶＤ絶縁膜とを少なくとも
有する２層以上の多層膜となるように形成し、かつ、上
記プラズマＣＶＤ絶縁膜は上記熱ＣＶＤ絶縁膜よりも必
ず下層に配されるように形成することを特徴としてい
る。
下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素
子を備える半導体装置の製造方法に係り、上記容量絶縁
膜を成膜する工程では、上記容量絶縁膜を、プラズマＣ
ＶＤ法により成膜されたプラズマＣＶＤ絶縁膜と、熱Ｃ
ＶＤ法により成膜された熱ＣＶＤ絶縁膜とを少なくとも
有する２層以上の多層膜となるように形成し、かつ、上
記プラズマＣＶＤ絶縁膜は上記熱ＣＶＤ絶縁膜よりも必
ず下層に配されるように形成することを特徴としてい
る。
【００２０】また、請求項８記載の発明は、請求項７記
載の半導体装置の製造方法に係り、上記プラズマＣＶＤ
絶縁膜の成膜時の基板温度を１２０〜５００℃に設定し
たことを特徴としている。
載の半導体装置の製造方法に係り、上記プラズマＣＶＤ
絶縁膜の成膜時の基板温度を１２０〜５００℃に設定し
たことを特徴としている。
【００２１】また、請求項８記載の発明は、請求項７又
は８記載の半導体装置の製造方法に係り、上記プラズマ
ＣＶＤ絶縁膜の成膜後、さらに、該プラズマＣＶＤ絶縁
膜を熱処理により結晶化を促進させることを特徴として
いる。
は８記載の半導体装置の製造方法に係り、上記プラズマ
ＣＶＤ絶縁膜の成膜後、さらに、該プラズマＣＶＤ絶縁
膜を熱処理により結晶化を促進させることを特徴として
いる。
【００２２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１及び図２は、この発明の第１実施例である半導体装
置の製造方法を工程順に示す工程断面図、図２（ｅ）
は、同方法により製造される半導体装置の層構成の概略
を示す断面図である。この例の半導体装置の構成は、図
２（ｅ）に示すように、Ｎ型単結晶シリコン基板２１の
上に、下部電極２２−容量絶縁膜２３−上部電極２４か
らなるＭＩＭ容量素子２５を備える半導体装置に係り、
容量絶縁膜２３が、プラズマＣＶＤ（ＥＣＲ−ＣＶＤ）
法により成膜された下層のプラズマＣＶＤ・ＢＳＴ膜２
３ａと、熱ＣＶＤ法により成膜された上層の熱ＣＶＤ・
ＢＳＴ膜２３ｂとの２層膜からなっている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１及び図２は、この発明の第１実施例である半導体装
置の製造方法を工程順に示す工程断面図、図２（ｅ）
は、同方法により製造される半導体装置の層構成の概略
を示す断面図である。この例の半導体装置の構成は、図
２（ｅ）に示すように、Ｎ型単結晶シリコン基板２１の
上に、下部電極２２−容量絶縁膜２３−上部電極２４か
らなるＭＩＭ容量素子２５を備える半導体装置に係り、
容量絶縁膜２３が、プラズマＣＶＤ（ＥＣＲ−ＣＶＤ）
法により成膜された下層のプラズマＣＶＤ・ＢＳＴ膜２
３ａと、熱ＣＶＤ法により成膜された上層の熱ＣＶＤ・
ＢＳＴ膜２３ｂとの２層膜からなっている。
【００２３】次に、図１及び図２を参照して、上記構成
の半導体装置の製造方法について説明する。まず、図１
（ａ）に示すように、略０．０１Ω・ｃｍの低抵抗Ｎ型
単結晶シリコン基板２１の上に、直流スパッタ法によ
り、下部電極の導電性材料層として、膜厚略５０ｎｍの
ＴｉＮ膜２２ａを堆積し、次に、このＴｉＮ膜２２ａの
上に、酸化しにくい膜厚略２００ｎｍのＲｕ膜２２ｂを
堆積する。次に、同図（ｂ）に示すように、酸素及び塩
素の混合ガスを用いるＥＣＲプラズマエッチング法によ
り、Ｒｕ膜２２ｂとＴｉＮ膜２２ａとを所望の大きさに
加工して、下層のＴｉＮ膜２２ａと上層のＲｕ膜２２ｂ
の２層構成からなる下部電極２２を得る。
の半導体装置の製造方法について説明する。まず、図１
（ａ）に示すように、略０．０１Ω・ｃｍの低抵抗Ｎ型
単結晶シリコン基板２１の上に、直流スパッタ法によ
り、下部電極の導電性材料層として、膜厚略５０ｎｍの
ＴｉＮ膜２２ａを堆積し、次に、このＴｉＮ膜２２ａの
上に、酸化しにくい膜厚略２００ｎｍのＲｕ膜２２ｂを
堆積する。次に、同図（ｂ）に示すように、酸素及び塩
素の混合ガスを用いるＥＣＲプラズマエッチング法によ
り、Ｒｕ膜２２ｂとＴｉＮ膜２２ａとを所望の大きさに
加工して、下層のＴｉＮ膜２２ａと上層のＲｕ膜２２ｂ
の２層構成からなる下部電極２２を得る。
【００２４】次に、同図（ｃ）に示すように、下部電極
２２の上に、Ｂａ（ＤＰＭ）2、Ｓｒ（ＤＰＭ）2、Ｔｉ
（ｉ−ＯＣ3Ｈ7）4及び酸素ガスを用いるプラズマＣＶ
Ｄ（ＥＣＲ−ＣＶＤ）法により、膜厚略５ｎｍのプラズ
マＣＶＤ・ＢＳＴ膜（高誘電率膜）２３ａを形成する。
このプラズマＣＶＤ・ＢＳＴ膜２３ａの成膜条件は、基
板温度１２０〜５００℃、ガス圧力略７ｍＴｏｒｒであ
る。
２２の上に、Ｂａ（ＤＰＭ）2、Ｓｒ（ＤＰＭ）2、Ｔｉ
（ｉ−ＯＣ3Ｈ7）4及び酸素ガスを用いるプラズマＣＶ
Ｄ（ＥＣＲ−ＣＶＤ）法により、膜厚略５ｎｍのプラズ
マＣＶＤ・ＢＳＴ膜（高誘電率膜）２３ａを形成する。
このプラズマＣＶＤ・ＢＳＴ膜２３ａの成膜条件は、基
板温度１２０〜５００℃、ガス圧力略７ｍＴｏｒｒであ
る。
【００２５】この後、電気炉を用い、温度５００〜７０
０℃の酸素ガス雰囲気中にて、プラズマＣＶＤ・ＢＳＴ
膜２３ａにアニール処理を施して、プラズマＣＶＤ・Ｂ
ＳＴ膜２３ａの結晶化を促進させる。この電気炉アニー
ル処理により、良好な結晶性を有するプラズマ・ＢＳＴ
膜２３ａが得られる。
０℃の酸素ガス雰囲気中にて、プラズマＣＶＤ・ＢＳＴ
膜２３ａにアニール処理を施して、プラズマＣＶＤ・Ｂ
ＳＴ膜２３ａの結晶化を促進させる。この電気炉アニー
ル処理により、良好な結晶性を有するプラズマ・ＢＳＴ
膜２３ａが得られる。
【００２６】次に、図２（ｄ）に示すように、プラズマ
ＣＶＤ・ＢＳＴ膜２３ａの上に、Ｂａ（ＤＰＭ）2、Ｓ
ｒ（ＤＰＭ）2、Ｔｉ（ｉ−ＯＣ3Ｈ7 ）4及び酸素ガス
を用いる熱ＣＶＤ法によって、高誘電率膜である膜厚略
５０ｎｍの熱ＣＶＤ・ＢＳＴ膜（高誘電率膜）２３ｂを
形成する。この熱ＣＶＤ・ＢＳＴ膜２３ｂの成膜条件
は、基板温度３００〜７００℃、ガス圧力略１．５Ｔｏ
ｒｒである。このようにして、プラズマＣＶＤ・ＢＳＴ
膜２３ａと熱ＣＶＤ・ＢＳＴ膜２３ｂとの２層構成から
なる、この例の容量絶縁膜２３が形成される。
ＣＶＤ・ＢＳＴ膜２３ａの上に、Ｂａ（ＤＰＭ）2、Ｓ
ｒ（ＤＰＭ）2、Ｔｉ（ｉ−ＯＣ3Ｈ7 ）4及び酸素ガス
を用いる熱ＣＶＤ法によって、高誘電率膜である膜厚略
５０ｎｍの熱ＣＶＤ・ＢＳＴ膜（高誘電率膜）２３ｂを
形成する。この熱ＣＶＤ・ＢＳＴ膜２３ｂの成膜条件
は、基板温度３００〜７００℃、ガス圧力略１．５Ｔｏ
ｒｒである。このようにして、プラズマＣＶＤ・ＢＳＴ
膜２３ａと熱ＣＶＤ・ＢＳＴ膜２３ｂとの２層構成から
なる、この例の容量絶縁膜２３が形成される。
【００２７】この後、電気炉を用い、温度５００〜７０
０℃の酸素雰囲気中にて、熱ＣＶＤ・ＢＳＴ膜２３ｂに
もアニール処理を施すことで、熱ＣＶＤ膜２３ｂの結晶
化を促進させる。この電気炉アニール処理により、良好
な結晶性を有する熱ＣＶＤ・ＢＳＴ膜２３ｂが得られ
る。次に、図２（ｅ）に示すように、直流スパッタ法又
はＣＶＤ法により、膜厚略５０ｎｍのＲｕ膜２４ａを堆
積し、この後、酸素と塩素の混合ガスを用いるＥＣＲプ
ラズマエッチング法によって、Ｒｕ膜２４ａの不要部分
を除去して上部電極２４を形成し、この例のＭＩＭ容量
素子２５を完成させる。
０℃の酸素雰囲気中にて、熱ＣＶＤ・ＢＳＴ膜２３ｂに
もアニール処理を施すことで、熱ＣＶＤ膜２３ｂの結晶
化を促進させる。この電気炉アニール処理により、良好
な結晶性を有する熱ＣＶＤ・ＢＳＴ膜２３ｂが得られ
る。次に、図２（ｅ）に示すように、直流スパッタ法又
はＣＶＤ法により、膜厚略５０ｎｍのＲｕ膜２４ａを堆
積し、この後、酸素と塩素の混合ガスを用いるＥＣＲプ
ラズマエッチング法によって、Ｒｕ膜２４ａの不要部分
を除去して上部電極２４を形成し、この例のＭＩＭ容量
素子２５を完成させる。
【００２８】このように、この例の構成によれば、プラ
ズマＣＶＤ・ＢＳＴ膜２３ａが、５００℃以下の低温で
形成される上、下部電極２２の上層部分を構成するＲｕ
膜２２ｂは難酸化性であるので、下部電極２２の表面に
は、酸化があまり進行せず、したがって、酸化に伴う凹
凸も生じないので、電界集中が発生せず、プラズマＣＶ
Ｄ・ＢＳＴ膜２３ａの膜厚も、均質となる。それゆえ、
リーク電流を著しく軽減できる。
ズマＣＶＤ・ＢＳＴ膜２３ａが、５００℃以下の低温で
形成される上、下部電極２２の上層部分を構成するＲｕ
膜２２ｂは難酸化性であるので、下部電極２２の表面に
は、酸化があまり進行せず、したがって、酸化に伴う凹
凸も生じないので、電界集中が発生せず、プラズマＣＶ
Ｄ・ＢＳＴ膜２３ａの膜厚も、均質となる。それゆえ、
リーク電流を著しく軽減できる。
【００２９】また、プラズマＣＶＤ・ＢＳＴ膜２３ａ成
膜後の電気炉アニール処理の際、下部電極２２は、５０
０〜７００℃の高温下に晒されるが、下部電極２２（Ｒ
ｕ膜２２ｂ）の表面は、プラズマＣＶＤ・ＢＳＴ膜２３
ａによって覆われているため、アニール雰囲気中の酸素
は、下部電極２２に達することができず、したがって、
Ｒｕ膜２２ｂの酸化は生じない。また、熱ＣＶＤ・ＢＳ
Ｔ膜２３ｂを成膜する際にも、下部電極２２が５００℃
以上の高温下に晒されるが、下部電極２２（Ｒｕ膜２２
ｂ）の表面は、プラズマＣＶＤ・ＢＳＴ膜２３ａと熱Ｃ
ＶＤ・ＢＳＴ膜２３ｂとにより覆われているため、プラ
ズマＣＶＤ・ＢＳＴ膜２３ａ形成後の電気アニール処理
のときと略同様に、雰囲気中の酸素は下部電極２２に達
することができず、Ｒｕ膜２２ｂの酸化は生じない。ま
た、熱ＣＶＤ・ＢＳＴ膜２３ｂ成膜後のアニール処理の
際も、下部電極２２（Ｒｕ膜２２ｂ）が５００℃以上の
高温下に晒されるが、この場合も、下部電極２２の表面
は、プラズマＣＶＤ・ＢＳＴ膜２３ａ及び熱ＣＶＤ・Ｂ
ＳＴ膜２３ｂにより覆われているため、アニール雰囲気
中の酸素は、下部電極２２に達することができず、Ｒｕ
膜２２ｂの酸化は生じない。
膜後の電気炉アニール処理の際、下部電極２２は、５０
０〜７００℃の高温下に晒されるが、下部電極２２（Ｒ
ｕ膜２２ｂ）の表面は、プラズマＣＶＤ・ＢＳＴ膜２３
ａによって覆われているため、アニール雰囲気中の酸素
は、下部電極２２に達することができず、したがって、
Ｒｕ膜２２ｂの酸化は生じない。また、熱ＣＶＤ・ＢＳ
Ｔ膜２３ｂを成膜する際にも、下部電極２２が５００℃
以上の高温下に晒されるが、下部電極２２（Ｒｕ膜２２
ｂ）の表面は、プラズマＣＶＤ・ＢＳＴ膜２３ａと熱Ｃ
ＶＤ・ＢＳＴ膜２３ｂとにより覆われているため、プラ
ズマＣＶＤ・ＢＳＴ膜２３ａ形成後の電気アニール処理
のときと略同様に、雰囲気中の酸素は下部電極２２に達
することができず、Ｒｕ膜２２ｂの酸化は生じない。ま
た、熱ＣＶＤ・ＢＳＴ膜２３ｂ成膜後のアニール処理の
際も、下部電極２２（Ｒｕ膜２２ｂ）が５００℃以上の
高温下に晒されるが、この場合も、下部電極２２の表面
は、プラズマＣＶＤ・ＢＳＴ膜２３ａ及び熱ＣＶＤ・Ｂ
ＳＴ膜２３ｂにより覆われているため、アニール雰囲気
中の酸素は、下部電極２２に達することができず、Ｒｕ
膜２２ｂの酸化は生じない。
【００３０】加えて、高段差被覆性を有する熱ＣＶＤ・
ＢＳＴ膜２３ｂでプラズマＣＶＤ・ＢＳＴ膜２３ａを覆
うため、２層構成のＢＳＴ膜２３全体としての段差被覆
率は８０％以上となる。それゆえ、リーク電流が少な
く、容量絶縁膜の段差被覆率も高いＭＩＭ容量素子を備
える半導体装置を得ることができる。
ＢＳＴ膜２３ｂでプラズマＣＶＤ・ＢＳＴ膜２３ａを覆
うため、２層構成のＢＳＴ膜２３全体としての段差被覆
率は８０％以上となる。それゆえ、リーク電流が少な
く、容量絶縁膜の段差被覆率も高いＭＩＭ容量素子を備
える半導体装置を得ることができる。
【００３１】◇第２実施例 この第２実施例の方法が、上述した第１実施例のそれと
大きく異なるところは、第１実施例では、熱ＣＶＤ・Ｂ
ＳＴ膜２３ｂの成膜時の基板温度を３００〜７００℃に
設定したのに対して、この第２実施例では、熱ＣＶＤ・
ＢＳＴ膜２３ｂの成膜時の基板温度を５００〜７００℃
に設定することで、ＢＳＴ膜３５ａ，３５ｂの成膜後の
アニール処理を廃するようにした点である。これ以外の
点では、上述した第１の実施例の工程と略同様である。
大きく異なるところは、第１実施例では、熱ＣＶＤ・Ｂ
ＳＴ膜２３ｂの成膜時の基板温度を３００〜７００℃に
設定したのに対して、この第２実施例では、熱ＣＶＤ・
ＢＳＴ膜２３ｂの成膜時の基板温度を５００〜７００℃
に設定することで、ＢＳＴ膜３５ａ，３５ｂの成膜後の
アニール処理を廃するようにした点である。これ以外の
点では、上述した第１の実施例の工程と略同様である。
【００３２】この第２実施例の構成では、熱ＣＶＤ・Ｂ
ＳＴ膜の成膜時の基板温度が、上述の第１実施例の電気
炉アニール条件と同じ温度（５００〜７００℃）である
から、熱ＣＶＤ・ＢＳＴ膜の成膜時に加えられる熱によ
って、下層のプラズマＣＶＤ・ＢＳＴ膜の結晶化が促進
されるので、プラズマＣＶＤ・ＢＳＴ膜３５ａの成膜後
のアニール処理が不要となるのである。加えて、この熱
ＣＶＤ・ＢＳＴ膜３５ｂの成膜温度自身が高温であるた
め、熱ＣＶＤ・ＢＳＴ膜３５ｂの成膜後のアニール処理
も不要となる。
ＳＴ膜の成膜時の基板温度が、上述の第１実施例の電気
炉アニール条件と同じ温度（５００〜７００℃）である
から、熱ＣＶＤ・ＢＳＴ膜の成膜時に加えられる熱によ
って、下層のプラズマＣＶＤ・ＢＳＴ膜の結晶化が促進
されるので、プラズマＣＶＤ・ＢＳＴ膜３５ａの成膜後
のアニール処理が不要となるのである。加えて、この熱
ＣＶＤ・ＢＳＴ膜３５ｂの成膜温度自身が高温であるた
め、熱ＣＶＤ・ＢＳＴ膜３５ｂの成膜後のアニール処理
も不要となる。
【００３３】それゆえ、この第２実施例の構成によれ
ば、一段と少ない工程で、第１実施例において述べたと
略同様の効果を得ることができる。
ば、一段と少ない工程で、第１実施例において述べたと
略同様の効果を得ることができる。
【００３４】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、基板は、
シリコン基板に限らず、また、半導体基板に限定されな
い。また、下部電極は２層構成に限定されない。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、基板は、
シリコン基板に限らず、また、半導体基板に限定されな
い。また、下部電極は２層構成に限定されない。
【００３５】また、上述した実施例においては、下部電
極の構成材料としてルテニウムを用いたが、酸素と反応
しにくい金属（難酸化性金属）であれば、ルテニウムに
限らない。下部電極の好適な構成材料としては、例え
ば、ルテニウム、レニウム、オスミウム、イリジウム、
プラチナ、パラジウム及びロジウムの中から選ばれた少
なくとも１つを挙げることができ、さらに、ルテニウム
を含むこれらの金属の化合物（例えばこれらの金属の酸
化物やシリサイド等）でも良い。
極の構成材料としてルテニウムを用いたが、酸素と反応
しにくい金属（難酸化性金属）であれば、ルテニウムに
限らない。下部電極の好適な構成材料としては、例え
ば、ルテニウム、レニウム、オスミウム、イリジウム、
プラチナ、パラジウム及びロジウムの中から選ばれた少
なくとも１つを挙げることができ、さらに、ルテニウム
を含むこれらの金属の化合物（例えばこれらの金属の酸
化物やシリサイド等）でも良い。
【００３６】また、上述の実施例では、容量絶縁膜とし
て、ＢＳＴ膜を用いる場合について述べたが、高誘電率
を有する絶縁膜である限り、ＢＳＴ膜に限定されない。
他の好適な容量絶縁膜（高誘電率膜）材料としては、化
学式ＡＢＯ3で表され、上記化学式中Ａは、バリウム、
ストロンチウム、鉛、カルシウム、ランタン、リチウム
及びカリウムの中から選ばれた少なくとも１つを示し、
Ｂは、ジルコニウム、チタン、タンタル、ニオブ、マグ
ネシウム、マンガン、鉄、亜鉛及びタングステンの中か
ら選ばれた少なくとも１つを示す化合物を挙げることが
できる。具体的には、チタン酸ストロンチウム、チタン
酸鉛（ＰｂＴｉＯ3 ）、ジルコン酸チタン酸鉛（（Ｐｂ
（Ｚｒ、Ｔｉ）Ｏ3 ）、ジルコン酸チタン酸鉛ランタン
（（Ｐｂ、Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、マグネシウム
酸ニオブ酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3 ）、マグネシウ
ム酸タングステン酸鉛（Ｐｂ（Ｍｇ、Ｗ）Ｏ3）、亜鉛
酸ニオブ酸鉛（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3）、タンタル酸
リチウム（ＬｉＴａＯ3）、ニオブ酸リチウム（ＬｉＮ
ｂＯ3）、タンタル酸カリウム（ＫＴａＯ3）、ニオブ酸
カリウム（ＫＮｂＯ3）等である。
て、ＢＳＴ膜を用いる場合について述べたが、高誘電率
を有する絶縁膜である限り、ＢＳＴ膜に限定されない。
他の好適な容量絶縁膜（高誘電率膜）材料としては、化
学式ＡＢＯ3で表され、上記化学式中Ａは、バリウム、
ストロンチウム、鉛、カルシウム、ランタン、リチウム
及びカリウムの中から選ばれた少なくとも１つを示し、
Ｂは、ジルコニウム、チタン、タンタル、ニオブ、マグ
ネシウム、マンガン、鉄、亜鉛及びタングステンの中か
ら選ばれた少なくとも１つを示す化合物を挙げることが
できる。具体的には、チタン酸ストロンチウム、チタン
酸鉛（ＰｂＴｉＯ3 ）、ジルコン酸チタン酸鉛（（Ｐｂ
（Ｚｒ、Ｔｉ）Ｏ3 ）、ジルコン酸チタン酸鉛ランタン
（（Ｐｂ、Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、マグネシウム
酸ニオブ酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3 ）、マグネシウ
ム酸タングステン酸鉛（Ｐｂ（Ｍｇ、Ｗ）Ｏ3）、亜鉛
酸ニオブ酸鉛（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3）、タンタル酸
リチウム（ＬｉＴａＯ3）、ニオブ酸リチウム（ＬｉＮ
ｂＯ3）、タンタル酸カリウム（ＫＴａＯ3）、ニオブ酸
カリウム（ＫＮｂＯ3）等である。
【００３７】また、さらに別の好適な容量絶縁膜材料と
しては、化学式（Ｂｉ2Ｏ2）（Ａm- 1ＢmＯ3m+1）（ｍ＝
１、２、３、４、５）で表され、上記化学式中Ａは、バ
リウム、ストロンチウム、鉛、カルシウム、カリウム及
びビスマスの中から選ばれた少なくとも１つを示し、Ｂ
は、チタン、タンタル、ニオブ及びタングステンの中か
ら選ばれた少なくとも１つを示す化合物を挙げることが
できる。具体的には、酸化チタンビスマス（Ｂｉ4Ｔｉ3
Ｏ12）、酸化ストロンチウムビスマスタンタル（ＳｒＢ
ｉ2Ｔａ2Ｏ9）、酸化ストロンチウムビスマスニオブ
（ＳｒＢｉ2Ｎｂ2Ｏ9）等である。また、五酸化二タン
タルも、好適な容量絶縁膜材料である。
しては、化学式（Ｂｉ2Ｏ2）（Ａm- 1ＢmＯ3m+1）（ｍ＝
１、２、３、４、５）で表され、上記化学式中Ａは、バ
リウム、ストロンチウム、鉛、カルシウム、カリウム及
びビスマスの中から選ばれた少なくとも１つを示し、Ｂ
は、チタン、タンタル、ニオブ及びタングステンの中か
ら選ばれた少なくとも１つを示す化合物を挙げることが
できる。具体的には、酸化チタンビスマス（Ｂｉ4Ｔｉ3
Ｏ12）、酸化ストロンチウムビスマスタンタル（ＳｒＢ
ｉ2Ｔａ2Ｏ9）、酸化ストロンチウムビスマスニオブ
（ＳｒＢｉ2Ｎｂ2Ｏ9）等である。また、五酸化二タン
タルも、好適な容量絶縁膜材料である。
【００３８】また、上述の実施例においては、下層のプ
ラズマＣＶＤ絶縁膜及び上層の熱ＣＶＤ絶縁膜のいずれ
もＢＳＴ膜を用いたが、これに限らず、容量絶縁膜材料
として上に列挙した中から選択して、異なる組み合わせ
で構成しても良い。さらに、容量絶縁膜は、２層に限ら
ず、３層以上の多層構成でも良いが、プラズマＣＶＤ絶
縁膜と熱ＣＶＤ絶縁膜とを少なくとも有し、かつ、比較
的低温で成膜できるプラズマＣＶＤ絶縁膜を下層に配
し、段差被覆性に優れる熱ＣＶＤ絶縁膜を上層に配する
ことが重要である。
ラズマＣＶＤ絶縁膜及び上層の熱ＣＶＤ絶縁膜のいずれ
もＢＳＴ膜を用いたが、これに限らず、容量絶縁膜材料
として上に列挙した中から選択して、異なる組み合わせ
で構成しても良い。さらに、容量絶縁膜は、２層に限ら
ず、３層以上の多層構成でも良いが、プラズマＣＶＤ絶
縁膜と熱ＣＶＤ絶縁膜とを少なくとも有し、かつ、比較
的低温で成膜できるプラズマＣＶＤ絶縁膜を下層に配
し、段差被覆性に優れる熱ＣＶＤ絶縁膜を上層に配する
ことが重要である。
【００３９】また、上述の第１実施例においては、プラ
ズマＣＶＤ・ＢＳＴ膜及び熱ＣＶＤ・ＢＳＴ膜のそれぞ
れにアニール処理を行うようにしたが、熱ＣＶＤ・ＢＳ
Ｔ膜へのアニール処理は省略しても良い。また、電気炉
アニールに限らず、プラズマアニールでも良い。
ズマＣＶＤ・ＢＳＴ膜及び熱ＣＶＤ・ＢＳＴ膜のそれぞ
れにアニール処理を行うようにしたが、熱ＣＶＤ・ＢＳ
Ｔ膜へのアニール処理は省略しても良い。また、電気炉
アニールに限らず、プラズマアニールでも良い。
【００４０】
【発明の効果】以上説明したように、この発明の半導体
装置及びその製造方法は、比較的低温で成膜できるプラ
ズマＣＶＤ絶縁膜を、熱ＣＶＤ絶縁膜よりも下層に配す
ることで、容量絶縁膜を構成するようにしたので、リー
ク電流が少なく、容量絶縁膜の段差被覆率が高いＭＩＭ
容量素子を得ることができる。
装置及びその製造方法は、比較的低温で成膜できるプラ
ズマＣＶＤ絶縁膜を、熱ＣＶＤ絶縁膜よりも下層に配す
ることで、容量絶縁膜を構成するようにしたので、リー
ク電流が少なく、容量絶縁膜の段差被覆率が高いＭＩＭ
容量素子を得ることができる。
【図１】この発明の第１実施例である半導体装置の製造
方法を工程順に示す工程断面図である。
方法を工程順に示す工程断面図である。
【図２】同半導体装置の製造方法を工程順に示す工程断
面図であり、（ｅ）は、同方法により製造される半導体
装置の層構成の概略を示す断面図である。
面図であり、（ｅ）は、同方法により製造される半導体
装置の層構成の概略を示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す工
程断面図である。
程断面図である。
２１ シリコン基板 ２２ 下部電極 ２２ａ ＴｉＮ膜（下部電極の構成膜） ２２ｂ Ｒｕ膜 （下部電極の構成膜） ２３、３５ 容量絶縁膜 ２３ａ プラズマＣＶＤ・ＢＳＴ膜（プラズマＣＶ
Ｄ絶縁膜） ２３ｂ 熱ＣＶＤ・ＢＳＴ膜（熱ＣＶＤ絶縁膜） ２４ 上部電極 ２４ａ Ｒｕ膜 （上部電極の導電性材料層） ２５ ＭＩＭ容量素子
Ｄ絶縁膜） ２３ｂ 熱ＣＶＤ・ＢＳＴ膜（熱ＣＶＤ絶縁膜） ２４ 上部電極 ２４ａ Ｒｕ膜 （上部電極の導電性材料層） ２５ ＭＩＭ容量素子
Claims (9)
- 【請求項１】 基板上に、下部電極−容量絶縁膜−上部
電極からなるＭＩＭ容量素子を備える半導体装置であっ
て、 前記容量絶縁膜が、プラズマＣＶＤ法により成膜された
プラズマＣＶＤ絶縁膜と、熱ＣＶＤ法により成膜された
熱ＣＶＤ絶縁膜とを少なくとも有する２層以上の多層膜
からなり、かつ、前記プラズマＣＶＤ絶縁膜は、前記熱
ＣＶＤ絶縁膜よりも必ず下層に配されていることを特徴
とする半導体装置。 - 【請求項２】 前記下部電極は、酸化しにくい難酸化性
金属及び該金属の化合物の中から選ばれた少なくとも１
つからなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記難酸化性金属は、ルテニウム、レニ
ウム、オスミウム、イリジウム、プラチナ、パラジウム
及びロジウムの中から選ばれた少なくとも１つであるこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記プラズマＣＶＤ絶縁膜又は前記熱Ｃ
ＶＤ絶縁膜は、化学式ＡＢＯ3で表される化合物からな
ると共に、前記化学式中Ａは、バリウム、ストロンチウ
ム、鉛、カルシウム、ランタン、リチウム及びカリウム
の中から選ばれた少なくとも１つを示し、Ｂは、ジルコ
ニウム、チタン、タンタル、ニオブ、マグネシウム、マ
ンガン、鉄、亜鉛及びタングステンの中から選ばれた少
なくとも１つを示していることを特徴とする請求項１、
２又は３記載の半導体装置。 - 【請求項５】 前記プラズマＣＶＤ絶縁膜又は前記熱Ｃ
ＶＤ絶縁膜は、化学式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）
（ｍ＝１、２、３、４、５）で表される化合物からなる
と共に、前記化学式中Ａは、バリウム、ストロンチウ
ム、鉛、カルシウム、カリウム及びビスマスの中から選
ばれた少なくとも１つを示し、Ｂは、チタン、タンタ
ル、ニオブ及びタングステンの中から選ばれた少なくと
も１つを示すことを特徴とする請求項１、２又は３記載
の半導体装置。 - 【請求項６】 前記プラズマＣＶＤ絶縁膜又は熱ＣＶＤ
絶縁膜は、五酸化二タンタルからなることを特徴とする
請求項１、２又は３記載の半導体装置。 - 【請求項７】 基板上に、下部電極−容量絶縁膜−上部
電極からなるＭＩＭ容量素子を備える半導体装置の製造
方法であって、 前記容量絶縁膜を成膜する工程では、 前記容量絶縁膜を、プラズマＣＶＤ法により成膜された
プラズマＣＶＤ絶縁膜と、熱ＣＶＤ法により成膜された
熱ＣＶＤ絶縁膜とを少なくとも有する２層以上の多層膜
となるように形成し、かつ、前記プラズマＣＶＤ絶縁膜
は前記熱ＣＶＤ絶縁膜よりも必ず下層に配されるように
形成することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記プラズマＣＶＤ絶縁膜の成膜時の基
板温度を１２０〜５００℃に設定したことを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記プラズマＣＶＤ絶縁膜の成膜後、さ
らに、該プラズマＣＶＤ絶縁膜を熱処理により結晶化を
促進させることを特徴とする請求項７又は８記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04369798A JP3173451B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04369798A JP3173451B2 (ja) | 1998-02-25 | 1998-02-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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