JP3063679B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は、基板上に複数の素
子とその素子を分離する分離領域とを有する半導体装
置、特に素子分離領域が、半導体基板に溝を掘りその溝
を絶縁膜で埋め込むことで形成される半導体装置及びそ
の製造方法に関するものである。
子とその素子を分離する分離領域とを有する半導体装
置、特に素子分離領域が、半導体基板に溝を掘りその溝
を絶縁膜で埋め込むことで形成される半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】半導体基板上に形成される半導体装置の
素子間の分離の方法として、素子領域の間の半導体基板
に溝を掘り、その溝を絶縁膜で埋め込むことにより素子
の分離を行う方法（以下、トレンチアイソレーションと
略称する）が用いられている。このトレンチアイソレー
ションは、精度良く形成された半導体基板の溝により寸
法が決定されるため、微細で高集積化された半導体装置
の素子間の分離には非常に有益な技術である。
素子間の分離の方法として、素子領域の間の半導体基板
に溝を掘り、その溝を絶縁膜で埋め込むことにより素子
の分離を行う方法（以下、トレンチアイソレーションと
略称する）が用いられている。このトレンチアイソレー
ションは、精度良く形成された半導体基板の溝により寸
法が決定されるため、微細で高集積化された半導体装置
の素子間の分離には非常に有益な技術である。
【０００３】しかし、ゲート電極の下部の半導体基板の
素子領域端の不純物が製造工程中の加熱により、素子分
離領域の酸化シリコン膜に拡散し、その濃度が低くなる
ために、この部分に本来のしきい値電圧よりも低いゲー
ト電圧で寄生チャネルが形成される。このため、ＯＦＦ
状態でのリーク電流が大きくなる問題が生じる。
素子領域端の不純物が製造工程中の加熱により、素子分
離領域の酸化シリコン膜に拡散し、その濃度が低くなる
ために、この部分に本来のしきい値電圧よりも低いゲー
ト電圧で寄生チャネルが形成される。このため、ＯＦＦ
状態でのリーク電流が大きくなる問題が生じる。
【０００４】この問題を解決するための方法として、特
開昭５９−９２５４９等に記載されている方法が知られ
ている。即ち、この方法では、素子分離領域の絶縁膜と
接している半導体基板の部分に、基板と同じ導電型の不
純物を導入し濃度を高くすることで寄生チャネルの形成
を防止している。
開昭５９−９２５４９等に記載されている方法が知られ
ている。即ち、この方法では、素子分離領域の絶縁膜と
接している半導体基板の部分に、基板と同じ導電型の不
純物を導入し濃度を高くすることで寄生チャネルの形成
を防止している。
【０００５】この従来の方法の一例を図を用いて説明す
る。従来のトレンチアイソレーションを具備した半導体
装置を図６及び図７に示す。図６は半導体装置の一部を
素子表面から見たものであり、素子領域１０はソース領
域１２、ゲート電極１４及びドレイン領域１６からなっ
ており、素子分離領域１８により他の素子と分離されて
いる。図７は図６のＡ−Ａ線で切断したときゲート電極
１４での断面図である。
る。従来のトレンチアイソレーションを具備した半導体
装置を図６及び図７に示す。図６は半導体装置の一部を
素子表面から見たものであり、素子領域１０はソース領
域１２、ゲート電極１４及びドレイン領域１６からなっ
ており、素子分離領域１８により他の素子と分離されて
いる。図７は図６のＡ−Ａ線で切断したときゲート電極
１４での断面図である。
【０００６】この図７から理解できるように、第１導電
型の半導体基板２０上の素子領域１０にゲート絶縁膜２
２とゲート電極１４を設け、半導体基板２０に溝を掘り
絶縁膜を埋め込むことにより形成した素子分離領域１８
により他の素子と分離している。即ち、素子領域は概ね
平坦な表面を持ち、素子領域端２６にて素子分離領域と
接している。素子領域側面２８は、素子領域端から溝底
部に続く垂直又は傾斜を持った側面であり、素子分離領
域１８の絶縁膜と接している。
型の半導体基板２０上の素子領域１０にゲート絶縁膜２
２とゲート電極１４を設け、半導体基板２０に溝を掘り
絶縁膜を埋め込むことにより形成した素子分離領域１８
により他の素子と分離している。即ち、素子領域は概ね
平坦な表面を持ち、素子領域端２６にて素子分離領域と
接している。素子領域側面２８は、素子領域端から溝底
部に続く垂直又は傾斜を持った側面であり、素子分離領
域１８の絶縁膜と接している。
【０００７】この従来例においては、ゲート電極の下部
の半導体基板の素子領域端の不純物が製造工程中の加熱
により、素子分離領域の酸化シリコン膜に拡散し、その
濃度が低くなることを防止するするために、素子分離領
域１８の溝底部基板面２９、素子領域側面２８及び素子
領域端２６の第１導電型の不純物濃度を、素子領域内よ
りも高めている。なお、図では煩雑さを避けるために素
子上にある配線等は省略している。
の半導体基板の素子領域端の不純物が製造工程中の加熱
により、素子分離領域の酸化シリコン膜に拡散し、その
濃度が低くなることを防止するするために、素子分離領
域１８の溝底部基板面２９、素子領域側面２８及び素子
領域端２６の第１導電型の不純物濃度を、素子領域内よ
りも高めている。なお、図では煩雑さを避けるために素
子上にある配線等は省略している。
【０００８】図６及び図７に示したような従来のトレン
チアイソレーションを具備した半導体装置の製造方法を
図６のＡ−Ａ線の断面で見たものが図８〜図１２であ
る。
チアイソレーションを具備した半導体装置の製造方法を
図６のＡ−Ａ線の断面で見たものが図８〜図１２であ
る。
【０００９】まず、図８に示すように、第１導電型のシ
リコン基板（半導体基板）２０に酸化シリコン膜３０を
形成し、さらに酸化シリコン膜３０の上に、例えば厚さ
０．５μｍのアルミ膜（マスク材）３２を形成し、リソ
グラフィーにより素子形成領域にアルミ膜３２及びレジ
スト膜３４によりマスクを形成する。
リコン基板（半導体基板）２０に酸化シリコン膜３０を
形成し、さらに酸化シリコン膜３０の上に、例えば厚さ
０．５μｍのアルミ膜（マスク材）３２を形成し、リソ
グラフィーにより素子形成領域にアルミ膜３２及びレジ
スト膜３４によりマスクを形成する。
【００１０】次に、図９に示すように、上記マスクを用
いて半導体基板２０を異方性エッチングし、深さ０．６
μｍ程度の素子分離領域の溝３６を形成する。
いて半導体基板２０を異方性エッチングし、深さ０．６
μｍ程度の素子分離領域の溝３６を形成する。
【００１１】続いて、図１０に示すように、等方性エッ
チングによりアルミ膜３２の側壁の一部をエッチング
し、０．１μｍほど後退させる。
チングによりアルミ膜３２の側壁の一部をエッチング
し、０．１μｍほど後退させる。
【００１２】次に、図１１に示すように、マスク用のレ
ジスト膜３４を剥離した後、後退したアルミ膜３２をマ
スクとして半導体基板２０に第１導電型の不純物を、例
えばドーズ量３×１０12ｃｍ-2でイオン注入する。この
とき、素子分離領域の溝３６の底部及び側壁とアルミ膜
３２でマスクされていない素子領域端２６にイオン注入
が行われる。
ジスト膜３４を剥離した後、後退したアルミ膜３２をマ
スクとして半導体基板２０に第１導電型の不純物を、例
えばドーズ量３×１０12ｃｍ-2でイオン注入する。この
とき、素子分離領域の溝３６の底部及び側壁とアルミ膜
３２でマスクされていない素子領域端２６にイオン注入
が行われる。
【００１３】次に図１２に示すように、素子分離領域の
溝３６に、例えばＣＶＤ−酸化シリコン膜（前縁膜）を
埋め込み、上記アルミ膜３２を除去し表面を平坦化す
る。続いて、図６、図７で示したように通常の工程と同
様にして、図７に示したゲート絶縁膜２２及びゲート電
極１４を形成する。さらに、第２導電型の不純物をイオ
ン注入することによりソース領域１２及びドレイン領域
１６を形成し、トレンチアイソレーションを具備した半
導体装置が完成する。
溝３６に、例えばＣＶＤ−酸化シリコン膜（前縁膜）を
埋め込み、上記アルミ膜３２を除去し表面を平坦化す
る。続いて、図６、図７で示したように通常の工程と同
様にして、図７に示したゲート絶縁膜２２及びゲート電
極１４を形成する。さらに、第２導電型の不純物をイオ
ン注入することによりソース領域１２及びドレイン領域
１６を形成し、トレンチアイソレーションを具備した半
導体装置が完成する。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
技術では同一基板上に異なる導電型のトランジスタを形
成する場合、図１１に示した素子分離領域の溝３６の底
部及び側壁とアルミ膜３２でマスクされていない素子領
域端２６へのイオン注入の際に、第１導電型のトランジ
スタを形成する領域をレジスト膜等で覆ってから、第１
導電型のイオン注入を行い、レジスト膜を剥離後、さら
に第２導電型のトランジスタを形成する領域をレジスト
膜等で覆ってから、第２導電型のイオン注入を行い、レ
ジスト膜を剥離するという工程が必要であり、工数の増
加が問題であった。
技術では同一基板上に異なる導電型のトランジスタを形
成する場合、図１１に示した素子分離領域の溝３６の底
部及び側壁とアルミ膜３２でマスクされていない素子領
域端２６へのイオン注入の際に、第１導電型のトランジ
スタを形成する領域をレジスト膜等で覆ってから、第１
導電型のイオン注入を行い、レジスト膜を剥離後、さら
に第２導電型のトランジスタを形成する領域をレジスト
膜等で覆ってから、第２導電型のイオン注入を行い、レ
ジスト膜を剥離するという工程が必要であり、工数の増
加が問題であった。
【００１５】また、素子の製造方法の変更により、半導
体基板の素子領域端の不純物の、素子分離領域の酸化シ
リコン膜への拡散量が変化するために、このイオン注入
のドーズ量やエネルギーは、素子の製造方法を変更する
度に最適化する必要があり、そのために、多くの労力が
費やされていた。
体基板の素子領域端の不純物の、素子分離領域の酸化シ
リコン膜への拡散量が変化するために、このイオン注入
のドーズ量やエネルギーは、素子の製造方法を変更する
度に最適化する必要があり、そのために、多くの労力が
費やされていた。
【００１６】本発明は、トレンチアイソレーションを具
備した半導体装置において、工数の増加や、素子の設計
の変更に伴う最適化のための多大な労力なしで、ゲート
電極下部の素子領域端の寄生チャネルの形成を防止し、
ＯＦＦ状態でのリーク電流を低減した半導体装置及びそ
の製造方法を提供することを目的とする。
備した半導体装置において、工数の増加や、素子の設計
の変更に伴う最適化のための多大な労力なしで、ゲート
電極下部の素子領域端の寄生チャネルの形成を防止し、
ＯＦＦ状態でのリーク電流を低減した半導体装置及びそ
の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】前記課題を解決するた
め、本発明の半導体装置では、半導体基板上の素子分離
領域における素子領域と素子分離領域との境界及びゲー
ト電極下部の素子領域端の素子分離領域側壁とに窒素を
含む酸化シリコン膜を形成する構造を採用した。ここ
で、素子領域及び素子分離領域が半導体基板上にある場
合、その半導体基板にシリコン基板を用いることもでき
る。また、素子分離領域の成分を主に酸化シリコンとす
ることもできる。また、窒素を含む酸化シリコン膜の中
の窒素濃度を、窒素対酸素の比で５分の１以下とするの
が好適である。また、ここでの半導体装置は、ＭＯＳ型
ＦＥＴを含む構成とすることもできる。さらに、素子分
離領域の形成方法については、半導体基板をエッチング
し、溝部を形成する工程と、この溝部を絶縁膜にて埋め
る工程とを含む方法を採用することもできる。一方、本
発明の製造方法では、半導体基板表面の素子領域を形成
する部分にマスク材を形成する工程と、マスク材を用い
て半導体基板をエッチングして素子分離領域となる溝部
を形成する工程と、半導体基板上の素子分離領域におけ
る素子領域と素子分離領域との境界及びゲート電極下部
の素子領域端の素子分離領域側壁とに窒素を含む酸化シ
リコン膜を形成する工程と、溝部を絶縁膜にて埋める工
程とを具備する。ここで、窒素を含む酸化シリコン膜の
形成工程を、窒素化合物を含む雰囲気中で加熱する工程
によって行うこともできる。その場合、窒素化合物とし
て，Ｎ2Ｏ，ＮＨ3，ＮＯなどを用いることもできる。ま
た、この窒素化合物を含む雰囲気中で加熱する工程にお
いては、加熱温度を７００〜１２００℃とするのが好適
である。また、窒素を含む酸化シリコン膜の形成工程に
おいては、形成する窒素を含む酸化シリコン膜厚を３〜
１５ｎｍとするのが好適である。また、窒素を含む酸化
シリコン膜の形成工程を、酸化シリコン膜を形成し、窒
素化合物を含む雰囲気中で加熱する工程によって行うこ
ともできる。その場合、窒素化合物として、Ｎ2Ｏ，Ｎ
Ｈ3，ＮＯなどを用いることもできる。また、酸化シリ
コン膜を形成し、窒素化合物を含む雰囲気中で加熱する
工程においては、加熱温度を４００〜１２００℃とする
のが好適である。また、窒素を含む酸化シリコン膜の形
成工程においては、形成する酸化シリコン膜厚を３〜１
５ｎｍとするのが好適である。また、窒素を含む酸化シ
リコン膜の形成工程を、酸化シリコン膜を形成し、窒素
イオンを注入する工程によって行うこともできる。その
場合、窒素を含む酸化シリコン膜の形成工程において
は、形成する酸化シリコン膜厚を３〜１５ｎｍとするの
が好適である。また、窒素を含む酸化シリコン膜の形成
工程を、酸化シリコン膜を形成し、窒素化合物イオンを
注入する工程によって行うこともできる。その場合、窒
素を含む酸化シリコン膜の形成工程においては、形成す
る酸化シリコン膜厚を３〜１５ｎｍとするのが好適であ
る。また、酸化シリコン膜の形成工程を、熱酸化工程に
よって行うこともできる。また、酸化シリコン膜の形成
工程を、ＣＶＤによる工程によって行うこともできる。
め、本発明の半導体装置では、半導体基板上の素子分離
領域における素子領域と素子分離領域との境界及びゲー
ト電極下部の素子領域端の素子分離領域側壁とに窒素を
含む酸化シリコン膜を形成する構造を採用した。ここ
で、素子領域及び素子分離領域が半導体基板上にある場
合、その半導体基板にシリコン基板を用いることもでき
る。また、素子分離領域の成分を主に酸化シリコンとす
ることもできる。また、窒素を含む酸化シリコン膜の中
の窒素濃度を、窒素対酸素の比で５分の１以下とするの
が好適である。また、ここでの半導体装置は、ＭＯＳ型
ＦＥＴを含む構成とすることもできる。さらに、素子分
離領域の形成方法については、半導体基板をエッチング
し、溝部を形成する工程と、この溝部を絶縁膜にて埋め
る工程とを含む方法を採用することもできる。一方、本
発明の製造方法では、半導体基板表面の素子領域を形成
する部分にマスク材を形成する工程と、マスク材を用い
て半導体基板をエッチングして素子分離領域となる溝部
を形成する工程と、半導体基板上の素子分離領域におけ
る素子領域と素子分離領域との境界及びゲート電極下部
の素子領域端の素子分離領域側壁とに窒素を含む酸化シ
リコン膜を形成する工程と、溝部を絶縁膜にて埋める工
程とを具備する。ここで、窒素を含む酸化シリコン膜の
形成工程を、窒素化合物を含む雰囲気中で加熱する工程
によって行うこともできる。その場合、窒素化合物とし
て，Ｎ2Ｏ，ＮＨ3，ＮＯなどを用いることもできる。ま
た、この窒素化合物を含む雰囲気中で加熱する工程にお
いては、加熱温度を７００〜１２００℃とするのが好適
である。また、窒素を含む酸化シリコン膜の形成工程に
おいては、形成する窒素を含む酸化シリコン膜厚を３〜
１５ｎｍとするのが好適である。また、窒素を含む酸化
シリコン膜の形成工程を、酸化シリコン膜を形成し、窒
素化合物を含む雰囲気中で加熱する工程によって行うこ
ともできる。その場合、窒素化合物として、Ｎ2Ｏ，Ｎ
Ｈ3，ＮＯなどを用いることもできる。また、酸化シリ
コン膜を形成し、窒素化合物を含む雰囲気中で加熱する
工程においては、加熱温度を４００〜１２００℃とする
のが好適である。また、窒素を含む酸化シリコン膜の形
成工程においては、形成する酸化シリコン膜厚を３〜１
５ｎｍとするのが好適である。また、窒素を含む酸化シ
リコン膜の形成工程を、酸化シリコン膜を形成し、窒素
イオンを注入する工程によって行うこともできる。その
場合、窒素を含む酸化シリコン膜の形成工程において
は、形成する酸化シリコン膜厚を３〜１５ｎｍとするの
が好適である。また、窒素を含む酸化シリコン膜の形成
工程を、酸化シリコン膜を形成し、窒素化合物イオンを
注入する工程によって行うこともできる。その場合、窒
素を含む酸化シリコン膜の形成工程においては、形成す
る酸化シリコン膜厚を３〜１５ｎｍとするのが好適であ
る。また、酸化シリコン膜の形成工程を、熱酸化工程に
よって行うこともできる。また、酸化シリコン膜の形成
工程を、ＣＶＤによる工程によって行うこともできる。
【００１８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、添付の図１乃至図５を参照して説明する。本
実施の形態に係る半導体装置の構造を図１及び図２に示
す。なお、これらの図では煩雑さを避けるために図示し
た素子上にある配線等は省略している。図１は半導体装
置の一部を素子表面から見たものであり、素子領域５０
はソース領域５２、ゲート電極５４及びドレイン領域５
６からなっており、素子分離領域５８により他の素子と
分離されている。
について、添付の図１乃至図５を参照して説明する。本
実施の形態に係る半導体装置の構造を図１及び図２に示
す。なお、これらの図では煩雑さを避けるために図示し
た素子上にある配線等は省略している。図１は半導体装
置の一部を素子表面から見たものであり、素子領域５０
はソース領域５２、ゲート電極５４及びドレイン領域５
６からなっており、素子分離領域５８により他の素子と
分離されている。
【００１９】図２は図１のＡ′−Ａ′線で切断したとき
のゲート電極５４の断面図である。この図２から理解で
きるように、第１導電型の半導体基板６０上の素子領域
５０にゲート絶縁膜６２とゲート電極５４を設け、半導
体基板６０に溝を掘り絶縁膜を埋め込むことにより形成
した素子分離領域５８により他の素子と分離している。
即ち、素子領域は概ね平坦な表面を持ち、素子領域端６
６にて素子分離領域と接している。素子領域の側面は、
素子領域端から溝底部に続く垂直又は傾斜を持った壁面
であり、素子分離領域５８の絶縁膜と接している。
のゲート電極５４の断面図である。この図２から理解で
きるように、第１導電型の半導体基板６０上の素子領域
５０にゲート絶縁膜６２とゲート電極５４を設け、半導
体基板６０に溝を掘り絶縁膜を埋め込むことにより形成
した素子分離領域５８により他の素子と分離している。
即ち、素子領域は概ね平坦な表面を持ち、素子領域端６
６にて素子分離領域と接している。素子領域の側面は、
素子領域端から溝底部に続く垂直又は傾斜を持った壁面
であり、素子分離領域５８の絶縁膜と接している。
【００２０】本実施の形態においては、図２に示すよう
に、素子領域５０と素子分離領域５８との境界に、窒素
を含む酸化シリコン膜６８を設けている。これにより、
ゲート電極５４の下部の半導体基板の素子領域端６６の
不純物が製造工程中の加熱により、素子分離領域５８の
酸化シリコン膜に拡散するのを防止できるため、寄生チ
ャネルが形成されない。
に、素子領域５０と素子分離領域５８との境界に、窒素
を含む酸化シリコン膜６８を設けている。これにより、
ゲート電極５４の下部の半導体基板の素子領域端６６の
不純物が製造工程中の加熱により、素子分離領域５８の
酸化シリコン膜に拡散するのを防止できるため、寄生チ
ャネルが形成されない。
【００２１】この窒素を含む酸化シリコン膜６８の窒素
の濃度は、窒素対酸素の比で５分の１以下であることが
好ましい。この濃度よりも窒素の濃度を増やすと、素子
領域端６６の窒素を含む酸化シリコン膜６８と接してい
る部分がダメージを受け、その部分でのリーク電流が大
きくなり問題となるからである。
の濃度は、窒素対酸素の比で５分の１以下であることが
好ましい。この濃度よりも窒素の濃度を増やすと、素子
領域端６６の窒素を含む酸化シリコン膜６８と接してい
る部分がダメージを受け、その部分でのリーク電流が大
きくなり問題となるからである。
【００２２】このような半導体装置の製造方法を以下に
説明する。 「第１の製造方法」
説明する。 「第１の製造方法」
【００２３】図１に示した半導体装置の製造方法を、図
１のＡ′−Ａ′線の断面で見たものが図３〜図５であ
る。まず、図３に示すように、第１導電型のシリコン基
板（半導体基板）６０に酸化シリコン膜７０を形成し、
さらに酸化シリコン膜７０の上に、例えば厚さ０．４μ
ｍの窒化シリコン膜（マスク材）７２を形成し、リソグ
ラフィーにより素子形成領域に窒化シリコン膜７２及び
レジスト膜７４によりマスクを形成する。
１のＡ′−Ａ′線の断面で見たものが図３〜図５であ
る。まず、図３に示すように、第１導電型のシリコン基
板（半導体基板）６０に酸化シリコン膜７０を形成し、
さらに酸化シリコン膜７０の上に、例えば厚さ０．４μ
ｍの窒化シリコン膜（マスク材）７２を形成し、リソグ
ラフィーにより素子形成領域に窒化シリコン膜７２及び
レジスト膜７４によりマスクを形成する。
【００２４】次に、図４に示すように、上記マスクを用
いて半導体基板６０を異方性エッチングし、深さ０．５
μｍ程度の素子分離領域の溝７６を形成する。
いて半導体基板６０を異方性エッチングし、深さ０．５
μｍ程度の素子分離領域の溝７６を形成する。
【００２５】続いて、マスク用のレジスト膜７４を剥離
した後、表面が露出している素子分離領域の溝７６の部
分の半導体基板６０を、酸化と少しの窒化が起こる雰囲
気、例えばＮ2Ｏ雰囲気で、９００℃で加熱することで
厚さ７ｎｍ程度の窒素を含む酸化シリコン膜６８を形成
する。
した後、表面が露出している素子分離領域の溝７６の部
分の半導体基板６０を、酸化と少しの窒化が起こる雰囲
気、例えばＮ2Ｏ雰囲気で、９００℃で加熱することで
厚さ７ｎｍ程度の窒素を含む酸化シリコン膜６８を形成
する。
【００２６】次に図４に示すように、素子分離領域の溝
７６に、例えばＣＶＤ一酸化シリコン膜（前縁膜）を埋
め込み、窒化シリコン膜７２を除去し、表面を平坦化す
る。続いて、通常の工程と同様にして、図１に示すよう
なゲート絶縁膜６２及びゲート電極５４を形成する。さ
らに、ソース領域５２及びドレイン領域５６を、不純物
をイオン注入することにより形成し、トレンチアイソレ
ーションを具備した半導体装置が完成する。
７６に、例えばＣＶＤ一酸化シリコン膜（前縁膜）を埋
め込み、窒化シリコン膜７２を除去し、表面を平坦化す
る。続いて、通常の工程と同様にして、図１に示すよう
なゲート絶縁膜６２及びゲート電極５４を形成する。さ
らに、ソース領域５２及びドレイン領域５６を、不純物
をイオン注入することにより形成し、トレンチアイソレ
ーションを具備した半導体装置が完成する。
【００２７】「第２の製造方法」 第１の製造方法と同様の工程により、図４に示す構造ま
で形成した後、図５に示すように、マスク用のレジスト
膜７４を剥離した後、表面が露出している素子分離領域
の溝７６の部分の半導体基板６０の熱酸化を行い、厚さ
１０ｎｍ程度の酸化シリコン膜８０を形成する。
で形成した後、図５に示すように、マスク用のレジスト
膜７４を剥離した後、表面が露出している素子分離領域
の溝７６の部分の半導体基板６０の熱酸化を行い、厚さ
１０ｎｍ程度の酸化シリコン膜８０を形成する。
【００２８】次に窒化が起こる雰囲気、例えばＮＯ雰囲
気で、９５０℃で加熱することで、酸化シリコン膜８０
の窒化を行い、図５に示すような構造を得る。その後、
第１の製造方法と同様にしてトレンチアイソレーション
を具備した半導体装置が完成する。窒化が起こる雰囲気
にはＮＨ3雰囲気も利用できる。
気で、９５０℃で加熱することで、酸化シリコン膜８０
の窒化を行い、図５に示すような構造を得る。その後、
第１の製造方法と同様にしてトレンチアイソレーション
を具備した半導体装置が完成する。窒化が起こる雰囲気
にはＮＨ3雰囲気も利用できる。
【００２９】「第３の製造方法」 第１の製造方法と同様の工程により、図４に示す構造ま
で形成した後、図３に示すように、マスク用のレジスト
膜７４を剥離した後、表面が露出している素子分離領域
の溝７６の部分の半導体基板６０の熱酸化を行い、厚さ
１０ｎｍ程度の酸化シリコン膜８０を形成する。
で形成した後、図３に示すように、マスク用のレジスト
膜７４を剥離した後、表面が露出している素子分離領域
の溝７６の部分の半導体基板６０の熱酸化を行い、厚さ
１０ｎｍ程度の酸化シリコン膜８０を形成する。
【００３０】次に、酸化シリコン膜８０に、窒素イオン
をドーズ量１×１０16ｃｍ-2程度注入し、図５に示すよ
うな構造を得る。その後、第１の製造方法と同様にし
て、トレンチアイソレーションを具備した半導体装置が
完成する。
をドーズ量１×１０16ｃｍ-2程度注入し、図５に示すよ
うな構造を得る。その後、第１の製造方法と同様にし
て、トレンチアイソレーションを具備した半導体装置が
完成する。
【００３１】第１、第２及び第３の製造方法で製造した
ＭＯＳＦＥＴでは、同様の素子構造を従来技術で製造し
た場合に比べ、ゲート電極下部の素子領域端の寄生チャ
ネル形成を防止したまま、大幅な工数の削減を可能にし
た。
ＭＯＳＦＥＴでは、同様の素子構造を従来技術で製造し
た場合に比べ、ゲート電極下部の素子領域端の寄生チャ
ネル形成を防止したまま、大幅な工数の削減を可能にし
た。
【００３２】また、同一基板上に異なる導電型のトラン
ジスタを形成する場合にも、リソグラフィーの工程は不
必要であるため、その分、工数が削減できる。さらに、
従来の技術のような素子の製造方法の変更によるイオン
注入の最適化も不要であり、製造方法変更時の労力を軽
減することができる。
ジスタを形成する場合にも、リソグラフィーの工程は不
必要であるため、その分、工数が削減できる。さらに、
従来の技術のような素子の製造方法の変更によるイオン
注入の最適化も不要であり、製造方法変更時の労力を軽
減することができる。
【００３３】なお、本発明の製造方法において、窒素を
含む酸化シリコン膜の形成方法としては、上記の第１、
第２及び第３の製造方法で示したものに限定されるもの
ではなく、素子領域と素子分離領域の境界に窒素を含む
酸化シリコン膜を形成できるような方法であれば特に制
限はない。
含む酸化シリコン膜の形成方法としては、上記の第１、
第２及び第３の製造方法で示したものに限定されるもの
ではなく、素子領域と素子分離領域の境界に窒素を含む
酸化シリコン膜を形成できるような方法であれば特に制
限はない。
【００３４】
【発明の効果】以上のように、本発明によれば、トレン
チアイソレーションを具備した半導体装置において、工
数を増加させることなく、ゲート電極下部の素子領域端
の寄生チャネル形成を防止し、ＯＦＦ状態でのリーク電
流を低減した半導体装置及びその製造方法を提供するこ
とができる。
チアイソレーションを具備した半導体装置において、工
数を増加させることなく、ゲート電極下部の素子領域端
の寄生チャネル形成を防止し、ＯＦＦ状態でのリーク電
流を低減した半導体装置及びその製造方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る半導体装置の部分
平面図である。
平面図である。
【図２】 図１のＡ′−Ａ′線に沿った半導体装置の断
面図である。
面図である。
【図３】 本発明の実施の形態に係る半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】 本発明の実施の形態に係る半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】 本発明の実施の形態に係る半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】 従来技術による半導体装置の部分平面図であ
る。
る。
【図７】 図６のＡ−Ａ線に沿った半導体装置の断面図
である。
である。
【図８】 従来技術による半導体装置の製造工程を示す
断面図である。
断面図である。
【図９】 従来技術による半導体装置の製造工程を示す
断面図である。
断面図である。
【図１０】 従来技術による半導体装置の製造工程を示
す断面図である。
す断面図である。
【図１１】 従来技術による半導体装置の製造工程を示
す断面図である。
す断面図である。
【図１２】 従来技術による半導体装置の製造工程を示
す断面図である。
す断面図である。
５０ 素子領域 ５２ ソース領域 ５４ ゲート電極 ５６ ドレイン領域 ５８ 素子分離領域 ６０ 半導体基板 ６２ ゲート絶縁膜 ６６ 素子領域端 ６８ 窒素を含む酸化シリコン膜 ７０ 酸化シリコン膜 ７２ 窒化シリコン膜 ７４ レジスト膜 ７６ 素子分離領域の溝 ８０ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/318 H01L 21/762
Claims (29)
- 【請求項１】 半導体基板上の素子分離領域における素
子領域と素子分離領域との境界及びゲート電極下部の素
子領域端の素子分離領域側壁とに窒素を含む酸化シリコ
ン膜を形成する構造を有していることを特徴とする、半
導体装置。 - 【請求項２】 前記素子領域及び素子分離領域が半導体
基板上にあり、その半導体基板がシリコン基板であるこ
とを特徴とする、請求項１記載の半導体装置。 - 【請求項３】 前記素子分離領域の成分が主に酸化シリ
コンであることを特徴とする、請求項１記載の半導体装
置。 - 【請求項４】 前記窒素を含む酸化シリコン膜の中の窒
素濃度が、窒素対酸素の比で５分の１以下であることを
特徴とする、請求項１記載の半導体装置。 - 【請求項５】 ＭＯＳ型ＦＥＴを含むことを特徴とす
る、請求項１記載の半導体装置。 - 【請求項６】 前記素子分離領域の形成方法が、前記半
導体基板をエッチングし、溝部を形成する工程と、この
溝部を絶縁膜にて埋める工程とを含むことを特徴とす
る、請求項１記載の半導体装置。 - 【請求項７】 半導体基板表面の素子領域を形成する部
分にマスク材を形成する工程と、前記マスク材を用いて
前記半導体基板をエッチングして素子分離領域となる溝
部を形成する工程と、半導体基板上の素子分離領域にお
ける素子領域と素子分離領域との境界及びゲート電極下
部の素子領域端の素子分離領域側壁とに窒素を含む酸化
シリコン膜を形成する工程と、前記溝部を絶縁膜にて埋
める工程とを具備することを特徴とする、半導体装置の
製造方法。 - 【請求項８】 前記窒素を含む酸化シリコン膜の形成工
程が、窒素化合物を含む雰囲気中で加熱する工程である
ことを特徴とする、請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記窒素化合物がＮ2Ｏであることを特
徴とする、請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記窒素化合物がＮＨ3であることを
特徴とする、請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記窒素化合物がＮＯであることを特
徴とする、請求項８記載の半導体装置の製造方法。 - 【請求項１２】 前記窒素化合物を含む雰囲気中で加熱
する工程において、加熱温度が７００〜１２００℃であ
ることを特徴とする、請求項８記載の半導体装置。 - 【請求項１３】 前記窒素を含む酸化シリコン膜の形成
工程において、形成する窒素を含む酸化シリコン膜厚が
３〜１５ｎｍであることを特徴とする、請求項８記載の
半導体装置の製造方法。 - 【請求項１４】 前記窒素を含む酸化シリコン膜の形成
工程が、酸化シリコン膜を形成し、窒素化合物を含む雰
囲気中で加熱する工程であることを特徴とする、請求項
７記載の半導体装置の製造方法。 - 【請求項１５】 前記窒素化合物がＮ2Ｏであることを
特徴とする、請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記窒素化合物がＮＨ3であることを
特徴とする、請求項１４記載の半導体装置の製造方法。 - 【請求項１７】 前記窒素化合物がＮＯであることを特
徴とする、請求項１４記載の半導体装置の製造方法。 - 【請求項１８】 前記窒素化合物を含む雰囲気中で加熱
する工程において、加熱温度が４００〜１２００℃であ
ることを特徴とする、請求項１４記載の半導体装置の製
造方法。 - 【請求項１９】 前記窒素を含む酸化シリコン膜の形成
工程において、形成する酸化シリコン膜厚が３〜１５ｎ
ｍであることを特徴とする、請求項１４記載の半導体装
置の製造方法。 - 【請求項２０】 前記窒素を含む酸化シリコン膜の形成
工程が、酸化シリコン膜を形成し、窒素イオンを注入す
る工程であることを特徴とする、請求項７記載の半導体
装置の製造方法。 - 【請求項２１】 前記窒素を含む酸化シリコン膜の形成
工程において、形成する酸化シリコン膜厚が３〜１５ｎ
ｍであることを特徴とする、請求項２０記載の半導体装
置の製造方法。 - 【請求項２２】 前記窒素を含む酸化シリコン膜の形成
工程が、酸化シリコン膜を形成し、窒素化合物イオンを
注入する工程であることを特徴とする、請求項７記載の
半導体装置の製造方法。 - 【請求項２３】 前記窒素を含む酸化シリコン膜の形成
工程において、形成する酸化シリコン膜厚が３〜１５ｎ
ｍであることを特徴とする、請求項２２記載の半導体装
置の製造方法。 - 【請求項２４】 前記酸化シリコン膜の形成工程が、熱
酸化工程であることを特徴とする、請求項１４記載の半
導体装置の製造方法。 - 【請求項２５】 前記酸化シリコン膜の形成工程が、Ｃ
ＶＤによる工程であることを特徴とする、請求項１４記
載の半導体装置の製造方法。 - 【請求項２６】 前記酸化シリコン膜の形成工程が、熱
酸化工程であることを特徴とする、請求項２０記載の半
導体装置の製造方法。 - 【請求項２７】 前記酸化シリコン膜の形成工程が、Ｃ
ＶＤによる工程であることを特徴とする、請求項２０記
載の半導体装置の製造方法。 - 【請求項２８】 前記酸化シリコン膜の形成工程が、熱
酸化工程であることを特徴とする、請求項２２記載の半
導体装置の製造方法。 - 【請求項２９】 前記酸化シリコン膜の形成工程が、Ｃ
ＶＤによる工程であることを特徴とする、請求項２２記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138989A JP3063679B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置及びその製造方法 |
| CN98102023A CN1201258A (zh) | 1997-05-28 | 1998-05-28 | 在关状态无漏电流的半导体器件及其制造方法 |
| KR1019980019448A KR100323359B1 (ko) | 1997-05-28 | 1998-05-28 | 오프상태에서누설전류가없는반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138989A JP3063679B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335442A JPH10335442A (ja) | 1998-12-18 |
| JP3063679B2 true JP3063679B2 (ja) | 2000-07-12 |
Family
ID=15234889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9138989A Expired - Fee Related JP3063679B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3063679B2 (ja) |
| KR (1) | KR100323359B1 (ja) |
| CN (1) | CN1201258A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6334370B2 (ja) * | 2014-11-13 | 2018-05-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164366A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体メモリ |
-
1997
- 1997-05-28 JP JP9138989A patent/JP3063679B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-28 CN CN98102023A patent/CN1201258A/zh active Pending
- 1998-05-28 KR KR1019980019448A patent/KR100323359B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100323359B1 (ko) | 2002-05-09 |
| JPH10335442A (ja) | 1998-12-18 |
| KR19980087451A (ko) | 1998-12-05 |
| CN1201258A (zh) | 1998-12-09 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |