JPH04164366A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04164366A JPH04164366A JP2291577A JP29157790A JPH04164366A JP H04164366 A JPH04164366 A JP H04164366A JP 2291577 A JP2291577 A JP 2291577A JP 29157790 A JP29157790 A JP 29157790A JP H04164366 A JPH04164366 A JP H04164366A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- transistors
- memory cell
- emitter
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000002955 isolation Methods 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 abstract description 13
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- 229920005591 polysilicon Polymers 0.000 abstract description 4
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にマルチエミッタトラ
ンジスタを用いたメモリセルを有する半導体メモリに関
する。
ンジスタを用いたメモリセルを有する半導体メモリに関
する。
バイポーラ型の半導体集積回路におけるメモリセルとし
て２つのマルチエミッタトランジスタをエミッタ結合し
た構成のものが提案されている。
て２つのマルチエミッタトランジスタをエミッタ結合し
た構成のものが提案されている。
第２図はその一例を示す回路図であるが、マルチエミッ
タトランジスタＱ１．Ｑ２を交差接続してエミッタ結合
のフリップフロップとして構成している。トランジスタ
Ｑ）には負荷として抵抗Ｒ１及びショットキーバリヤダ
イオードＳ Ｂ Ｄ ＋を接続し、またトランジスタＱ
２には同様に抵抗Ｒ２及びショットキーバリヤダイオー
ドＳ Ｂ Ｄ ２を接続している。図中、Ｗ、、ＷＢは
夫々ワード線、ＤＩｌ＋ＤＩ２はデイジット線である。
タトランジスタＱ１．Ｑ２を交差接続してエミッタ結合
のフリップフロップとして構成している。トランジスタ
Ｑ）には負荷として抵抗Ｒ１及びショットキーバリヤダ
イオードＳ Ｂ Ｄ ＋を接続し、またトランジスタＱ
２には同様に抵抗Ｒ２及びショットキーバリヤダイオー
ドＳ Ｂ Ｄ ２を接続している。図中、Ｗ、、ＷＢは
夫々ワード線、ＤＩｌ＋ＤＩ２はデイジット線である。
上述した従来の半導体メモリでは、オン側のトランジス
タのショットキーバリヤダイオードは常にオン状態にあ
ってその負荷インピーダンスが低いために、ワード線Ｗ
Ｔが選択状態に遷移された際に両トランジスタＱｌ、Ｑ
２におけるコレクターコレクタ（ベース−ベース）間で
電位差が極端に低下されα線等の照射によって情報内容
が破壊されることがある。
タのショットキーバリヤダイオードは常にオン状態にあ
ってその負荷インピーダンスが低いために、ワード線Ｗ
Ｔが選択状態に遷移された際に両トランジスタＱｌ、Ｑ
２におけるコレクターコレクタ（ベース−ベース）間で
電位差が極端に低下されα線等の照射によって情報内容
が破壊されることがある。
即ち、第２図の構成のメモリセルでは、例えば一方のト
ランジスタＱ１がオフで他方のトランジスタＱ２がオン
のときには、ショットキーバリヤダイオードＳＢＤ、と
抵抗Ｒ１の両端には殆ど電位が生じていないために、シ
ョットキーバリアダイオードＳＢＤ、はオフ状態にあり
１、負荷インピーダンスは抵抗Ｒ１のみとなって高イン
ピーダンス状態となる。これに対し、他方のショットキ
ーバリヤダイオード５ＢＤ２は両端の電位によりオン状
態となり、低インピーダンス状態になっている。
ランジスタＱ１がオフで他方のトランジスタＱ２がオン
のときには、ショットキーバリヤダイオードＳＢＤ、と
抵抗Ｒ１の両端には殆ど電位が生じていないために、シ
ョットキーバリアダイオードＳＢＤ、はオフ状態にあり
１、負荷インピーダンスは抵抗Ｒ１のみとなって高イン
ピーダンス状態となる。これに対し、他方のショットキ
ーバリヤダイオード５ＢＤ２は両端の電位によりオン状
態となり、低インピーダンス状態になっている。
そして、この状態では端子Ｐ１の電位は端子Ｐ２の電位
に対して高電位状態となって両者間に所要の電位差を生
じさせており、この電位差によって情報を保持している
。
に対して高電位状態となって両者間に所要の電位差を生
じさせており、この電位差によって情報を保持している
。
このような状況において、ワード線Ｗ、ｒを非選択から
選択へ遷移させた場合、つまりワード線ＷＴを第４図の
ように低電位から高電位に遷移させた場合、同図に破線
で示すようにメモリにおける端子Ｐ１の電位は高インピ
ーダンスのためにワード線ＷＴの波形には追従できず遅
れが生じる。しかしながら、端子Ｐ２においては低イン
ピーダンスのためにワード線ＷＴに容易に追従でき、こ
のため端子Ｐ１とＰ２との電位差が極端に縮められる。
選択へ遷移させた場合、つまりワード線ＷＴを第４図の
ように低電位から高電位に遷移させた場合、同図に破線
で示すようにメモリにおける端子Ｐ１の電位は高インピ
ーダンスのためにワード線ＷＴの波形には追従できず遅
れが生じる。しかしながら、端子Ｐ２においては低イン
ピーダンスのためにワード線ＷＴに容易に追従でき、こ
のため端子Ｐ１とＰ２との電位差が極端に縮められる。
そして、このような状態のときにα線等によるノイズが
入力されるとメモリセルが容易に反転し、情報内容が破
壊されてしまうことになる。
入力されるとメモリセルが容易に反転し、情報内容が破
壊されてしまうことになる。
本発明の半導体メモリは、α線等によるノイズが入力さ
れた場合でも情報内容の破壊を確実に防止して信頼性の
向上を図るものである。
れた場合でも情報内容の破壊を確実に防止して信頼性の
向上を図るものである。
本発明の半導体メモリは、メモリセルを構成スる１対の
エミッタ結合トランジスタのコレクターコレクタ間に容
量を接続した構成とし、又、該容量を溝構造の素子分離
領域内に作った構造としている。
エミッタ結合トランジスタのコレクターコレクタ間に容
量を接続した構成とし、又、該容量を溝構造の素子分離
領域内に作った構造としている。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示す平面模式図、第
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（
ｃ）は回路図である。
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（
ｃ）は回路図である。
１対のマルチエミッタトランジスタＱ、、Ｑ２と、これ
らトランジスタＱ、、Ｑ、の負荷としてのショットキー
バリヤダイオードＳＢＤ、、５ＢＤ２゜抵抗Ｒ，，Ｒ２
を回路構成してエミッタ結合のフリップフロップを構成
し、これにより公知のショットキーバリヤダイオードク
ランプ型のメモリセルを構成している。即ち、ショット
キーバリヤダイオードＳ Ｂ Ｄ ＋ 、 Ｓ Ｂ Ｄ
２及び抵抗Ｒ＋、Ｒ２はワード線ＷＴに、トランジス
タＱ ＋ 、 Ｑ ２の各エミッタＥ、２．Ｅ２２はワ
ード線ＷＢに夫々接続しまた各トランジスタＱ、、Ｑ２
の他のエミッタＥ１１゜Ｂ２１は夫々デイジット線ＤＩ
ｌｌ ＤＩ２に接続している。
らトランジスタＱ、、Ｑ、の負荷としてのショットキー
バリヤダイオードＳＢＤ、、５ＢＤ２゜抵抗Ｒ，，Ｒ２
を回路構成してエミッタ結合のフリップフロップを構成
し、これにより公知のショットキーバリヤダイオードク
ランプ型のメモリセルを構成している。即ち、ショット
キーバリヤダイオードＳ Ｂ Ｄ ＋ 、 Ｓ Ｂ Ｄ
２及び抵抗Ｒ＋、Ｒ２はワード線ＷＴに、トランジス
タＱ ＋ 、 Ｑ ２の各エミッタＥ、２．Ｅ２２はワ
ード線ＷＢに夫々接続しまた各トランジスタＱ、、Ｑ２
の他のエミッタＥ１１゜Ｂ２１は夫々デイジット線ＤＩ
ｌｌ ＤＩ２に接続している。
そして、この実施例ではトランジスタＱ、、Ｑ２の各コ
レクタＣ，，Ｃ２、見方を変えれば交差接続した各ベー
スＢ＋、Ｂ２に接続される端子ＰＬ、Ｐ２の間に容量（
キャパシタ）Ｃを接続している。
レクタＣ，，Ｃ２、見方を変えれば交差接続した各ベー
スＢ＋、Ｂ２に接続される端子ＰＬ、Ｐ２の間に容量（
キャパシタ）Ｃを接続している。
マルチエミッタトランジスタＱ １． Ｑ ２は、Ｐ型
Ｓｉ基板１上にＮ型エピタキシャル層２を形成し溝の表
面に酸化シリコン膜３．窒化シリコン膜４を設けてノン
ドープポリシリコン５で埋め込んだ素子分離領域を区画
された素子領域にそれぞれ形成されている。２つの素子
領域間の溝部はドープトポリシリコンロで埋め込まれて
いる。図には、溝の底までドーピングしたものを示した
が、ノンドープポリシリコンで埋め込んだのち、例えば
Ｐ型ベースＢ１．Ｂ２の形成と同時にドーピングをする
と溝の底まではドーピングされないが、それでもよいの
である。このようにして、Ｑ １ｒ Ｑ ｚのコレクタ
Ｃ１，０２間に容ｔｃが挿入された構造を実現できるが
、この容量Ｃは素子分離溝に設けられているので、簡単
な構造を有している。なお、容量絶縁膜としては図示の
ように窒化シリコン膜４単層に限らず、酸化シリコン膜
との２層服にしてもよい。
Ｓｉ基板１上にＮ型エピタキシャル層２を形成し溝の表
面に酸化シリコン膜３．窒化シリコン膜４を設けてノン
ドープポリシリコン５で埋め込んだ素子分離領域を区画
された素子領域にそれぞれ形成されている。２つの素子
領域間の溝部はドープトポリシリコンロで埋め込まれて
いる。図には、溝の底までドーピングしたものを示した
が、ノンドープポリシリコンで埋め込んだのち、例えば
Ｐ型ベースＢ１．Ｂ２の形成と同時にドーピングをする
と溝の底まではドーピングされないが、それでもよいの
である。このようにして、Ｑ １ｒ Ｑ ｚのコレクタ
Ｃ１，０２間に容ｔｃが挿入された構造を実現できるが
、この容量Ｃは素子分離溝に設けられているので、簡単
な構造を有している。なお、容量絶縁膜としては図示の
ように窒化シリコン膜４単層に限らず、酸化シリコン膜
との２層服にしてもよい。
この構成によれば、今トランジスタＱ１がオフ状態でト
ランジスタＱ２がオン状態とし、ショットキーバリヤダ
イオードＳ Ｂ Ｄ １． Ｓ Ｂ Ｄ ２が夫々高イ
ンビーグンス、低インピーダンスとする。この状態でワ
ード線ＷＴが非選択から選択へと遷移されたときの状態
を見ると、第３図に示すように、端子Ｐ１では従来と同
様に高インピーダンスのためのワード線ＷＴに対して追
従が遅れ、一方端子Ｐ２では低インピータンスのために
高速に追従しようとする。しかしながら、両トランジス
タＱ１゜０２間に接続した容量Ｃにより、両端子Ｐ、、
Ｐ。
ランジスタＱ２がオン状態とし、ショットキーバリヤダ
イオードＳ Ｂ Ｄ １． Ｓ Ｂ Ｄ ２が夫々高イ
ンビーグンス、低インピーダンスとする。この状態でワ
ード線ＷＴが非選択から選択へと遷移されたときの状態
を見ると、第３図に示すように、端子Ｐ１では従来と同
様に高インピーダンスのためのワード線ＷＴに対して追
従が遅れ、一方端子Ｐ２では低インピータンスのために
高速に追従しようとする。しかしながら、両トランジス
タＱ１゜０２間に接続した容量Ｃにより、両端子Ｐ、、
Ｐ。
が容量結合されているために、この蓄積電荷によって端
子Ｐ２における追従速度が抑制され、同図のように端子
Ｐ１との電位差が縮まり難くなる。
子Ｐ２における追従速度が抑制され、同図のように端子
Ｐ１との電位差が縮まり難くなる。
したがって、この状態ではα線等が原因とされるノイズ
が入力されてもメモリの反転が容易に生じることはなく
、ノイズマージンを向上して情報内容の保持の安定性を
向上できる。しかも、メモリセルの面積は増加しない。
が入力されてもメモリの反転が容易に生じることはなく
、ノイズマージンを向上して情報内容の保持の安定性を
向上できる。しかも、メモリセルの面積は増加しない。
以上説明したように本発明は、メモリセルを構成スる１
対のエミッタ結合トランジスタのコレクターコレクタ間
に容量を接続し、この容量を素子間分離領域に形成する
ことにより、容量を設けることによるメモリセルの面積
の増大を伴なわずに、メモリセルを選択した時の電位差
の保持マージンを大きくすることができ、これにより半
導体メモリのノイズマージンを向上して情報内容の保持
の安定化を達成できる。
対のエミッタ結合トランジスタのコレクターコレクタ間
に容量を接続し、この容量を素子間分離領域に形成する
ことにより、容量を設けることによるメモリセルの面積
の増大を伴なわずに、メモリセルを選択した時の電位差
の保持マージンを大きくすることができ、これにより半
導体メモリのノイズマージンを向上して情報内容の保持
の安定化を達成できる。
第１図（ａ）は本発明の一実施例を示す平面模式図、第
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（
Ｃ）は第１図（ａ） 、 （ｂ）に示したメモリセルの
回路図、第２図は従来例の回路図、第３図は一実施例の
動作説明に使用する信号波形図、第４図は従来例の動作
説明に使用する信号波形図である。 １・・・・・・Ｐ型Ｓ１基板、２・・・・・・Ｎ型エピ
タキシャル層、３・・・・・・酸化シリコン膜、４・・
・・・・窒化シリコタクト、８１．８２・・・・・コレ
クタコンタクト、Ｂ、、Ｂ２・・・・ベース（又はベー
スコンタクト）、Ｃ・・ 容ＪｆＬ Ｃ＋ ｒ Ｃ２−
・・コレクタ、Ｄ１□、Ｄ１２ ・・・ティジット線、
Ｑ、、Ｑ２・・・・・・トランジスタ、Ｒ１゜Ｒ２・・
・・抵抗、Ｓ Ｂ Ｄ ＋ 、 Ｓ Ｂ Ｄ ２・・ン
ヨソトキーバリャダイオード（又はその電極）、ＷＴ、
ＷＢ・・・・・・ワード線。 代理人 弁理士 内 原 音 第 １ 図 （（１） ？１１ 図 （ｂ） Ｗ’ｒワーＶ春１ 裏 １ 図 （Ｃ） 刀 ２ 図 −−−−ノ 尤 ３ 図 ｗＩ０４図
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（
Ｃ）は第１図（ａ） 、 （ｂ）に示したメモリセルの
回路図、第２図は従来例の回路図、第３図は一実施例の
動作説明に使用する信号波形図、第４図は従来例の動作
説明に使用する信号波形図である。 １・・・・・・Ｐ型Ｓ１基板、２・・・・・・Ｎ型エピ
タキシャル層、３・・・・・・酸化シリコン膜、４・・
・・・・窒化シリコタクト、８１．８２・・・・・コレ
クタコンタクト、Ｂ、、Ｂ２・・・・ベース（又はベー
スコンタクト）、Ｃ・・ 容ＪｆＬ Ｃ＋ ｒ Ｃ２−
・・コレクタ、Ｄ１□、Ｄ１２ ・・・ティジット線、
Ｑ、、Ｑ２・・・・・・トランジスタ、Ｒ１゜Ｒ２・・
・・抵抗、Ｓ Ｂ Ｄ ＋ 、 Ｓ Ｂ Ｄ ２・・ン
ヨソトキーバリャダイオード（又はその電極）、ＷＴ、
ＷＢ・・・・・・ワード線。 代理人 弁理士 内 原 音 第 １ 図 （（１） ？１１ 図 （ｂ） Ｗ’ｒワーＶ春１ 裏 １ 図 （Ｃ） 刀 ２ 図 −−−−ノ 尤 ３ 図 ｗＩ０４図
Claims (1)
- 【特許請求の範囲】 １対のマルチエミッタトランジスタを交差接続したショ
ットキーバリヤダイオードクランプ型のメモリセルを有
し、前記各トランジスタのコレクターコレクタ間に容量
を接続した半導体メモリにおいて、 前記容量は前記１対のマルチエミッタトランジスタの素
子間分離領域に設けられている事を特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291577A JPH04164366A (ja) | 1990-10-29 | 1990-10-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291577A JPH04164366A (ja) | 1990-10-29 | 1990-10-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04164366A true JPH04164366A (ja) | 1992-06-10 |
Family
ID=17770727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291577A Pending JPH04164366A (ja) | 1990-10-29 | 1990-10-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04164366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323359B1 (ko) * | 1997-05-28 | 2002-05-09 | 가네꼬 히사시 | 오프상태에서누설전류가없는반도체장치및그제조방법 |
-
1990
- 1990-10-29 JP JP2291577A patent/JPH04164366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323359B1 (ko) * | 1997-05-28 | 2002-05-09 | 가네꼬 히사시 | 오프상태에서누설전류가없는반도체장치및그제조방법 |
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