KR100645460B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 갭필산화막에서 발생하는 갭필불량 및 리프팅결함을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 셀영역과 주변영역으로 구분된 기판 상에 패드절연막을 형성하는 단계와, 상기 패드절연막 상에 소자분리마스크를 형성하는 단계와, 상기 소자분리마스크를 식각마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 프로파일을 따라 선형산화막 및 선형질화막을 차례로 형성하는 단계와, 상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 주변영역의 상기 선형산화막 및 선형질화막을 제거하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 트렌치에 매립된 소자분리막을 형성하는 단계를 포함한다.
갭필 불량, 리프팅, 라이너
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 2는 HDP산화막이 리프팅된 모습을 보여주는 확대사진도이다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 4는 갭필산화막을 증착 후 웨이퍼에 발생한 갭필산화막의 리프팅결함을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
30 : 기판 31 : 패드절연막
32 : 라이너 33 : 포토레지스트 패턴
34 : 갭필산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 갭필산화막에서 발생하는 갭필불량 및 리프팅결함을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 소자분리막 제조공정을 진행함에 있어서 소자의 집적도가 증가함에 따라 셀과 셀 사이의 공간이 감소하고 있으며, 특히 DRAM의 경우 리프레쉬특성을 향상시키기 위해 트렌치의 내부에 선형산화막과 선형질화막을 도입하는 방법이 개발됨에 따라 셀과 셀사이의 공간은 더욱 좁아져서 여러가지 문제점이 발생하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 1a를 참조하면, 셀영역(A)과 주변영역(B)으로 구분된 기판(10) 상에 패드질화막(11b)/패드산화막(11a)의 적층구조로 된 패드절연막(11)을 형성하고. 패드절연막(11) 상에 소자분리마스크(도면에 도시되지 않음)를 형성한다.
이어서, 소자분리마스크를 식각마스크로 패드절연막(11) 및 기판(10)을 차례로 식각하여 기판(10)에 트렌치(T1)를 형성한 후, 소자분리마스크를 제거한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(T1)가 형성된 프로파일을 따라 리프레쉬특성 향상을 위해 선형산화막(12a)/선형질화막(12b)의 적층구조로 된 라이너(12)를 형성한 후, 트렌치(T1)를 포함한 기판(10)의 전면에 HDP산화막(13)을 형성한다.
이어서,도 1c에 도시된 바와 같이 HDP산화막을 라이너(12)가 노출되는 타겟으로 평탄화한 후, 라이너(12) 및 패드절연막(11)을 제거하여 기판(10)에 소자분리막(13a)을 형성한다.
상기와 같은 종래기술에 따라 제조된 반도체 소자는 트렌치의 내부에 라이너를 도입함으로써, 후속의 고온의 게이트산화막 형성시에 발생하는 소자분리막의 리프팅 및 스트레스를 방지하여 리프레쉬특성을 향상시키는 장점이 있다.
그러나, 라이너의 도입으로 셀과 셀사이의 공간이 더욱 좁아지게 되어 트렌치를 HDP산화막으로 갭필하는 과정에서 보이드(Void)가 형성되는 문제가 발생하며, 이러한 문제를 해결하기 위해서 산화물질을 갭필하는 과정에서 플라즈마 바이어스파워를 낮추면 보이드(Void)발생은 해결할 수 있지만 HDP산화막이 리프팅되는 문제가 발생한다.
도 2는 HDP산화막이 리프팅된 모습을 보여주는 확대사진도이다.
도 2에 도시된 HDP산화막의 리프팅현상은 HDP산화막 형성시 선형질화막의 장력과 HDP산화막의 압축력이 상호 반대응력의 작용으로 발생하는 것이다.
결국, 상기와 같은 종래기술에 따라 반도체 소자를 제조할 경우 갭필불량이나 리프팅 결함이 발생하여 수율감소에 따른 생산비용을 증가시키는 문제가 발생한다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 갭필산화 막에서 발생하는 갭필불량 및 리프팅결함을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명은 셀영역과 주변영역으로 구분된 기판 상에 패드절연막을 형성하는 단계와, 상기 패드절연막 상에 소자분리마스크를 형성하는 단계와, 상기 소자분리마스크를 식각마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 프로파일을 따라 선형산화막 및 선형질화막을 차례로 형성하는 단계와, 상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 주변영역의 상기 선형산화막 및 선형질화막을 제거하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 트렌치에 매립된 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 3a를 참조하면, 셀영역(A)과 주변영역(B)으로 구분된 기판(30) 상에 패드질화막(31b)/패드질화막(31a)의 적층구조로 된 패드절연막(31)을 형성한다.
이어서, 패드절연막(31) 상에 소자분리마스크(도면에 도시되지 않음)를 형성한 후, 소자분리마스크를 식각마스크로 패드절연막(31) 및 기판(30)을 식각하여 기판(30)에 트렌치(T3)를 형성한다.
이어서, 도 3b에 도시된 바와 같이, 트렌치(T3)의 내부에 트렌치(T3)형성시 발생한 손상을 완화시키기 위한 웰산화막(도면에 도시되지 않음)을 형성한 후, 트렌치(T3)가 형성된 프로파일을 따라 리프레쉬특성 향상을 위한 선형산화막(32b)/선형질화막(32a)의 적층구조로된 라이너(32)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 셀영역(A)를 마스킹하는 포토레지스트 패턴(33)을 형성한다. 이어서, 포토레지스트 패턴(33)의 리프팅을 방지하기 위해 오븐(Oven) 또는 자외선(UV)을 이용하여 포토레지스트 패턴(33)을 베이킹할 수 있다. 베이킹은 80℃ 내지 120℃의 온도에서 10분 내지 60분 동안 실시한다.
또한, 주변영역(B)에 50℃ 내지 80℃의 온도와, 80Torr내지 120Torr의 압력에서 적외선을 조사하여 주변영역(B)에서 노출된 라이너(32)의 표면에 남아 있는 수분 및 기타 잔류물을 제거하는 공정을 추가할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(33)을 식각마스크로 주변영역(B)의 라이너(32)를 제거한다.
주변영역의 라이너(32)를 제거하는 공정은 HF를 포함하는 가스를 이용한 건식식각으로 제거하는 방법과 BOE등의 세정액를 이용한 습식식각으로 제거하는 방법을 이용할 수 있으며 각각 나누어서 구체적을 설명하도록 하겠다.
HF를 포함하는 가스를 이용한 건식식각방식은 HF가스에 수소를 포함하는 가 스를 반응시켜 라이너(32)를 식각하여 제거한다. 수소를 포함하는 가스는 C2H5OH, CH3COOH, C2H5COOH 및 CH3OH 중 적어도 어느 하나를 포함하는 물질을 증기화 시킨 것이다. C2H5OH를 이용하는 경우 반응식은 다음과 같다.
반응식 1의 반응과정을 통해 라이너가 제거되는 과정을 살펴보면, 60℃ 내지 80℃와 100Torr 내지 300Torr의 압력에서 C2H5OH를 고온의 N2 버블러(Bubbler)를 이용하여 증기화 시킨 후 100∼200sccm의 양을 챔버로 유입시킴과 동시에 HF가스를 50∼100sccm을 유입시켜 선형산화막(32b)과 화학반응을 일으켜 각각 SiF4, 2H2O 및 CH3OH로 분해된다. 선형질화막(32a)도 동일한 과정에 의해 제거된다.
BOE등의 세정액을 이용한 습식식각방식은 BOE등의 습식세정액을 이용하여 선형산화막(32b)을 제거한 후, 인산을 포함하는 세정액을 이용하여 선형질화막(32a)를 제거한다.
이어서, 도 3e에 도시된 바와 같이, 셀영역(A)에 잔존하는 포토레지스트 패턴(33)을 제거한다. 포토레지스트 패턴(33)은 오존가스를 이용하여 제거될 수 있으며 반응식은 다음과 같다.
반응식 2의 반응과정을 통해 포토레지스트 패턴(33)이 제거되는 과정을 살펴보면, 크세논 플래쉬램프(Xenon Flash Lamp)를 이용하여 자외선을 조사한 상태에서 O2가스를 유입시켜 오존가스를 생성하고, 생선된 오존가스는 PR(포토레지스트)과 화학반응을 일으켜 PR(포토레지스트)을 CO2와 H2O로 분해시킨다.
여기서, 라이너(32)를 HF가스를 이용하는 건식식각방식으로 제거하는 경우, 라이너(32)를 제거하는 공정과 포토레지스트 패턴(33)을 제거하는 공정은 동일 챔버내에서 인-시츄( In-Situ)로 실시될 수 있다.
이어서, 도 3f에 도시된 바와 같이, 트렌치(T3)를 포함한 기판(30)의 전면에 갭필산화막(34)을 형성한다. 바람직한 갭필산화막(34)은 HDP산화막이다.
도 4는 갭필산화막을 증착 후 웨이퍼에 발생한 갭필산화막의 리프팅결함을 보여주는 도면이다.
도 4의 (a)는 종래기술에 따라 제조된 반도체 소자에서 갭필산화막인 HDP산화막의 리프팅결함이 발생한 모습을 나타내는 도면이고, 도 4의 (b)는 본 발명의 바람직한 실시예에 따라 제조된 반도체 소자에서 갭필산화막(34)의 리프팅결함이 발생한 모습을 나타낸 도면으로, 본 발명의 바람직한 실시예를 따를 경우 리프팅결함이 현저하게 줄어듬을 알 수 있다.
이어서, 도 3g에 도시된 바와 같이, 갭필산화막(34)을 셀영역(A)의 라이너(32)가 노출되는 타겟으로 평탄화한 후, 라이너(32) 및 패드절연막(31)을 제거하여 기판(30)에 소자분리막(34a)을 형성한다.
전술한 바와 같이 이루어지는 본 발명은 주변영역의 트렌치의 내부에 형성된 라이너를 제거함으로써, 라이너와 갭필산화막 사이에 발생하던 스트레스를 완화하여 갭필산화막의 리프팅결함을 효과적으로 방지함과 동시에 낮은 바이어스 파워를 이용할 수 있어 갭필불량을 방지할 수 있다.
또한, 라이너가 제거된 만큼의 공간이 확보되어 갭필마진을 추가적으로 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 주변영역의 트렌치 내부에 형성된 라이너를 제거함으로써, 갭필산화막에 발생하는 갭필불량 및 리프팅결함을 방지함과 동시에 트렌치의 갭필마진을 확보하여 수율향상에 따른 생산비용 절감을 기대할 수 있다.
Claims (14)
- 셀영역과 주변영역으로 구분된 기판 상에 패드절연막을 형성하는 단계;상기 패드절연막 상에 소자분리마스크를 형성하는 단계;상기 소자분리마스크를 식각마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 프로파일을 따라 선형산화막 및 선형질화막을 차례로 형성하는 단계;상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 하여 상기 주변영역의 상기 선형산화막 및 선형질화막을 제거하는 단계;상기 포토레지스트 패턴을 제거하는 단계; 및상기 트렌치에 매립된 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 트렌치를 형성하는 단계 후, 상기 트렌치 형성시 발생한 손상을 완화하기 위하여 트렌치의 표면에 웰산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제1항 또는 제2항에 있어서,상기 선형산화막 및 선형질화막의 제거는 BOE 및 인산을 포함하는 세정액으로 습식식각하여 이루어지는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 선형산화막 및 선형질화막을 제거하는 단계에서, 상기 선형산화막은 BOE를 포함하는 세정액을 사용하여 제거하고, 상기 선형질화막은 인산을 포함하는 세정액을 사용하여 제거하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 선형산화막 및 선형질화막의 제거는 HF를 포함하는 가스로 건식식각하여 이루어지는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 HF를 포함하는 가스는 HF가스/수소가스를 포함하는 가스인 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 선형산화막 및 선형질화막을 제거하는 단계에서는,60℃ 내지 80℃와 100Torr 내지 300Torr의 압력에서, HF가스를 50sccm 내지 100sccm, 수소를 포함하는 가스를 100sccm 내지200sccm로 사용하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 선형산화막 및 선형질화막을 제거하는 단계에서, 상기 수소가스는 수소를 포함하는 물질을 N2 버블러(Bubbler)를 이용하여 증기화 시켜 생성된 가스인 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 수소를 포함하는 물질은 C2H5OH, CH3COOH, C2H5 COOH 및 CH3OH 중 적어도 어느 하나를 포함 물질인 반도체 소자의 제조 방법.
- 상기 제1항 또는 제2항에 있어서,상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴의 리프팅을 방지하기 위해 상기 포토레지스트 패턴을 베이킹하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 포토레지스트 패턴을 제거하는 단계에서, 오존을 포함하는 가스를 이용하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 라이너를 제거하는 단계와 상기 포토레지스트 패턴을 제거하는 단계는 동일 챔버내에서 인-시츄로 이루어지는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 패드절연막은 패드질화막/패드산화막의 적층구조로 된 반도체 소자의 제조 방법.
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| KR1020040087714A KR100645460B1 (ko) | 2004-10-30 | 2004-10-30 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100645460B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11201156B2 (en) | 2018-01-08 | 2021-12-14 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
-
2004
- 2004-10-30 KR KR1020040087714A patent/KR100645460B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11201156B2 (en) | 2018-01-08 | 2021-12-14 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060038618A (ko) | 2006-05-04 |
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